JPH0546972B2 - - Google Patents
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- Publication number
- JPH0546972B2 JPH0546972B2 JP17827487A JP17827487A JPH0546972B2 JP H0546972 B2 JPH0546972 B2 JP H0546972B2 JP 17827487 A JP17827487 A JP 17827487A JP 17827487 A JP17827487 A JP 17827487A JP H0546972 B2 JPH0546972 B2 JP H0546972B2
- Authority
- JP
- Japan
- Prior art keywords
- mesa
- layer
- material layer
- etching
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Weting (AREA)
- Led Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
一般に、LED等の光半導体装置の発光特性を
向上するために、選択的にメサエツチングされた
半導体装置のメサ平坦部の形状とその上のオーミ
ツク電極の形状とが一致するように選択的に形成
する必要がある。
向上するために、選択的にメサエツチングされた
半導体装置のメサ平坦部の形状とその上のオーミ
ツク電極の形状とが一致するように選択的に形成
する必要がある。
第３図ａ〜ｃは従来の半導体装置の製造方法を
説明するための工程順に示した半導体チツプの断
面図である。
説明するための工程順に示した半導体チツプの断
面図である。
第３図ａに示すように、InP基板１の表面を覆
つてホトレジスト層３ｄを形成する。
つてホトレジスト層３ｄを形成する。
次に、ホトリソグラフイ技術により選択的にホ
トレジスト層３ｄに輪状の開孔部４ｃを設ける。
トレジスト層３ｄに輪状の開孔部４ｃを設ける。
次に、等方性のウエツトエツチングによりInP
基板１をエツチングしてメサ平坦部６と、ホトレ
ジスト層３ｄの開孔部近傍にアンダーカツトを生
ずるようにメサエツチ部５を形成する。
基板１をエツチングしてメサ平坦部６と、ホトレ
ジスト層３ｄの開孔部近傍にアンダーカツトを生
ずるようにメサエツチ部５を形成する。
次に、第３図ｂに示すようにホトレジスト層３
ｄを剥離した後、InP基板１の前面にCrとAuの
二重層から成るオートミツク接触性のCrAu層１
２を被着する。
ｄを剥離した後、InP基板１の前面にCrとAuの
二重層から成るオートミツク接触性のCrAu層１
２を被着する。
次に、第３図ｃに示すようにホトレジスト層３
ｅをCrAu層１２の上に設けた後、オートミツク
電極を形成したいメサ平坦部６に対応する部分に
のみホトレジスト層３ｅを残し、次にウエツトエ
ツチングにより、他の部分のCrAu層１２をエツ
チングし、最後に、ホトレジスト層３ｅを除去し
てメサ平坦部６の表面にオーミツク電極１２ａを
形成する。
ｅをCrAu層１２の上に設けた後、オートミツク
電極を形成したいメサ平坦部６に対応する部分に
のみホトレジスト層３ｅを残し、次にウエツトエ
ツチングにより、他の部分のCrAu層１２をエツ
チングし、最後に、ホトレジスト層３ｅを除去し
てメサ平坦部６の表面にオーミツク電極１２ａを
形成する。
第４図は第３図ｃに対応する半導体チツプの斜
視図である。
視図である。
第３図ｃは第４図のＡ−A′線断面図に相当す
る。
る。
メサ平坦部６は露出部６ａを残してオーミツク
電極１２ａに覆われている。
電極１２ａに覆われている。
この方法においてメサ平坦部６の両側の表面の
露出部６ａを生じないようにするためには、ホト
レジスト層３ｅのマスクバタース形状をメサ平坦
部６の平面形状に一致させる必要がある。
露出部６ａを生じないようにするためには、ホト
レジスト層３ｅのマスクバタース形状をメサ平坦
部６の平面形状に一致させる必要がある。
このため、ウエツトエツチングの程度が半導体
ウエーハの製造ロツトにより異るのでホトレジス
ト層３ｅ形成のための露光マスクを多種類用意し
て対応している。
ウエーハの製造ロツトにより異るのでホトレジス
ト層３ｅ形成のための露光マスクを多種類用意し
て対応している。
上述した従来の半導体装置の製造方法は、メサ
平坦部の形状がエツチング程度やウエーハの製造
ロツトによりばらつくので、ホトレジスト層を形
成のため多数の露光マスクを用意しなければなら
ない事、露光前に必らずメサ平坦部の形状寸法を
測定しなければならない事、また露光マスクの目
合わせに高い精度が必要な事等の問題があつた。
平坦部の形状がエツチング程度やウエーハの製造
ロツトによりばらつくので、ホトレジスト層を形
成のため多数の露光マスクを用意しなければなら
ない事、露光前に必らずメサ平坦部の形状寸法を
測定しなければならない事、また露光マスクの目
合わせに高い精度が必要な事等の問題があつた。
本発明の目的は、完全にオートミツク電極に覆
われたメサ平坦部を有する半導体装置の製造方法
に関する。
われたメサ平坦部を有する半導体装置の製造方法
に関する。
本発明の半導体装置の製造方法は、
Ａ 半導体基板の一主面の全面にオーミツク電極
となる導電層を形成する工程、 (B) 前記導電層の表面にエツチング・マスクとな
る物質層を形成した後、ホトリソグラフイ技術
により選択的に前記物質層に開孔部を形成する
工程、 (C) 前記開孔部を除く前記物質層をマスクとして
等方性エツチングして、前記導電層に覆われた
前記半導体基板にメサ平坦部と前記開孔部の近
傍にアンダーカツトを生ずるようなメサエツチ
部とを形成する工程、 (D) オーミツク電極を形成すべき前記メサエツチ
平坦部上の前記導電層の上のみ前記物質層を残
し、他の前記物質層を除去し、該残した物質層
をマスクとして前記導電層をエツチングする工
程、 (E) 前記物質層を除去する工程、 を含んで構成されている。
となる導電層を形成する工程、 (B) 前記導電層の表面にエツチング・マスクとな
る物質層を形成した後、ホトリソグラフイ技術
により選択的に前記物質層に開孔部を形成する
工程、 (C) 前記開孔部を除く前記物質層をマスクとして
等方性エツチングして、前記導電層に覆われた
前記半導体基板にメサ平坦部と前記開孔部の近
傍にアンダーカツトを生ずるようなメサエツチ
部とを形成する工程、 (D) オーミツク電極を形成すべき前記メサエツチ
平坦部上の前記導電層の上のみ前記物質層を残
し、他の前記物質層を除去し、該残した物質層
をマスクとして前記導電層をエツチングする工
程、 (E) 前記物質層を除去する工程、 を含んで構成されている。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図ａ〜ｄは本発明の第１の実施例を説明す
るための工程順に示した半導体チツプの断面図で
ある。
るための工程順に示した半導体チツプの断面図で
ある。
第１図ａに示すように、InP基板１の表面に約
200nmのCrAu層２を真空蒸着にて形成し、その
表面にホトレジスト層３ａを形成する。
200nmのCrAu層２を真空蒸着にて形成し、その
表面にホトレジスト層３ａを形成する。
次に、ホトレジスト層２に中心線の直径が約
30μmの輪状の開孔部４ａを形成した後、CrAu層
２の開孔部４ａに露出している部分をエツチング
除去する。
30μmの輪状の開孔部４ａを形成した後、CrAu層
２の開孔部４ａに露出している部分をエツチング
除去する。
次に、第１図ｂに示すように、CrAu層２をマ
スクとしてプロム系のエツチング液を用いてInP
基板１を等方性エツチングをし、開孔部４ａの下
に深さ約5μmのメサエツチ部５と平坦部分の直径
が約20μmのメサ平坦部６を形成する。
スクとしてプロム系のエツチング液を用いてInP
基板１を等方性エツチングをし、開孔部４ａの下
に深さ約5μmのメサエツチ部５と平坦部分の直径
が約20μmのメサ平坦部６を形成する。
各メサ平坦部６には、CrAu層２とホトレジス
ト層３ａがメサ平坦部６を含めてより広く覆つて
いる。
ト層３ａがメサ平坦部６を含めてより広く覆つて
いる。
次に、第１図ｃに示すように、開孔部４ａから
Cr及びAuの各層に対応するウエツトエツチング
液を順次用いて、InP基板１及びホトレジスト層
３ａをエツチングマスクとしてCrAu層２のメサ
エツチ部５に面する部分を除去して、自己整合的
にメサ平坦部６の平面形状と同一形状のオーミツ
ク電極２ａを形成する。
Cr及びAuの各層に対応するウエツトエツチング
液を順次用いて、InP基板１及びホトレジスト層
３ａをエツチングマスクとしてCrAu層２のメサ
エツチ部５に面する部分を除去して、自己整合的
にメサ平坦部６の平面形状と同一形状のオーミツ
ク電極２ａを形成する。
最後に、第１図ｄに示すように、ホトレジスト
層３ａを剥離する。
層３ａを剥離する。
ここでは、オーミツク電極２ａが完全にメサ平
坦部６を覆うので、従来あつた露出部は無い。
坦部６を覆うので、従来あつた露出部は無い。
第２図ａ〜ｅは本発明の第２の実施例を説明す
るための工程順に示した半導体チツプの断面図で
ある。
るための工程順に示した半導体チツプの断面図で
ある。
第２図ａに示すように、第１図ａに示した工程
でInP基板１の表面を約200nmの厚さのCrAu層
で覆い、その表面にシリコン酸化膜７ａを形成す
る。
でInP基板１の表面を約200nmの厚さのCrAu層
で覆い、その表面にシリコン酸化膜７ａを形成す
る。
次に、ホトレジスト技術により直径約25μmの
ホトレジスト層３ｂを選択的に形成する。
ホトレジスト層３ｂを選択的に形成する。
次に、第２図ｂに示すように、ホトレジスト層
３ｂをマスクとし、シリコン酸化膜７ａを選択的
にエツチングして直径が約25μmのシリコン酸化
膜７ｂを形成したのち、ホトレジスト層３ｂを剥
離する。
３ｂをマスクとし、シリコン酸化膜７ａを選択的
にエツチングして直径が約25μmのシリコン酸化
膜７ｂを形成したのち、ホトレジスト層３ｂを剥
離する。
次に、全表面にホトレジスト層３ｃを形成した
後、このホトレジスト層３ｃに選択的にシリコン
酸化膜７ｂと同心の直径30μmの円周に沿つて開
孔部４ｂを設け、露出したCrAu層２をエツチン
グ除去する。
後、このホトレジスト層３ｃに選択的にシリコン
酸化膜７ｂと同心の直径30μmの円周に沿つて開
孔部４ｂを設け、露出したCrAu層２をエツチン
グ除去する。
次に、第２図ｃに示すように、CrAu層２をメ
スクとしてIn基板１をブロム系エツチング液によ
り等方性エツチして深さ5μmのメサエツチ部５と
直径が約20μmのメサ平坦部６を形成する。
スクとしてIn基板１をブロム系エツチング液によ
り等方性エツチして深さ5μmのメサエツチ部５と
直径が約20μmのメサ平坦部６を形成する。
次に、第２図ｄに示すように、In基板１とシリ
コン酸化膜７ｂをエツチングマスクとして、
CrAu層２に対応するエツチング液を用いてウエ
ツトエツチングし、直径が約20μmのオーミツク
電極２ａを形成する。
コン酸化膜７ｂをエツチングマスクとして、
CrAu層２に対応するエツチング液を用いてウエ
ツトエツチングし、直径が約20μmのオーミツク
電極２ａを形成する。
ここで、メサ平坦部６の直径20μmよりもシリ
コン酸化膜７ｂの直径が25μmと長いので、オー
トミツク電極２ａはInP基板１と自己整合的に形
成され、メサ平坦部６の円形状と同一形状とな
る。
コン酸化膜７ｂの直径が25μmと長いので、オー
トミツク電極２ａはInP基板１と自己整合的に形
成され、メサ平坦部６の円形状と同一形状とな
る。
本実施例では、任意のメサ平坦部６にオーミツ
ク電極６を設ける事ができる利点がある。
ク電極６を設ける事ができる利点がある。
以上説明したように本発明は、選択的にメサエ
ツチングされた、半導体装置をエツチング・マス
クとしてオートミツク電極を形成する事により、
メサ平坦部を完全に覆う形状のオーミツク電極を
有する半導体装置の製造方法を得る効果がある。
ツチングされた、半導体装置をエツチング・マス
クとしてオートミツク電極を形成する事により、
メサ平坦部を完全に覆う形状のオーミツク電極を
有する半導体装置の製造方法を得る効果がある。
第１図ａ〜ｄは本発明の第１の実施例を説明す
るための工程順に示した半導体チツプの断面図、
第２図ａ〜ｅは本発明の第２の実施例を説明する
ための工程順に示した半導体チツプの断面図、第
３図ａ〜ｃは従来の半導体装置の製造方法を説明
するための工程順に示した半導体チツプの断面
図、第４図は第３図ｃに対応する半導体チツプの
斜視図である。 １……InP基板、２……CrAu層、３ａ，３ｂ，
３ｃ……ホトレジスト層、４ａ，４ｂ……開孔
部、５……メサエツチ部、６……メサ平坦部、６
……露出部、７ａ，７ｂ……シリコン酸化膜。
るための工程順に示した半導体チツプの断面図、
第２図ａ〜ｅは本発明の第２の実施例を説明する
ための工程順に示した半導体チツプの断面図、第
３図ａ〜ｃは従来の半導体装置の製造方法を説明
するための工程順に示した半導体チツプの断面
図、第４図は第３図ｃに対応する半導体チツプの
斜視図である。 １……InP基板、２……CrAu層、３ａ，３ｂ，
３ｃ……ホトレジスト層、４ａ，４ｂ……開孔
部、５……メサエツチ部、６……メサ平坦部、６
……露出部、７ａ，７ｂ……シリコン酸化膜。
Claims (1)
- 【特許請求の範囲】 １ (A) 半導体基板の一主面の全面にオーミツク
電極となる導電層を形成する工程、 (B) 前記導電層の表面にエツチング・マスクとな
る物質層を形成した後、ホトリソグラフイ技術
により選択的に前記物質層に開孔部を形成する
工程、 (C) 前記開孔部を除く前記物質層をマスクとして
等方性エツチングして、前記導電層に覆われた
前記半導体基板にメサ平坦部と前記開孔部の近
傍にアンダーカツトを生ずるようなメサエツチ
部とを形成する工程、 (D) オーミツク電極を形成すべき前記メサエツチ
平坦部上の前記導電層の上にのみ前記物質を残
し、他の前記物質層を除去し、該残した物質層
をマスクとして前記導電層をエツチングする工
程、 (E) 前記物質層を除去する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17827487A JPS6421928A (en) | 1987-07-16 | 1987-07-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17827487A JPS6421928A (en) | 1987-07-16 | 1987-07-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421928A JPS6421928A (en) | 1989-01-25 |
| JPH0546972B2 true JPH0546972B2 (ja) | 1993-07-15 |
Family
ID=16045606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17827487A Granted JPS6421928A (en) | 1987-07-16 | 1987-07-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6421928A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240014519A (ko) * | 2021-07-02 | 2024-02-01 | 에이엠에스-오스람 인터내셔널 게엠베하 | 광전자 반도체 디바이스, 광전자 반도체 디바이스들의 어레이, 및 광전자 반도체 디바이스를 제조하는 방법 |
-
1987
- 1987-07-16 JP JP17827487A patent/JPS6421928A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421928A (en) | 1989-01-25 |
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Legal Events
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