JPH0551188B2 - - Google Patents
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- JPH0551188B2 JPH0551188B2 JP60190735A JP19073585A JPH0551188B2 JP H0551188 B2 JPH0551188 B2 JP H0551188B2 JP 60190735 A JP60190735 A JP 60190735A JP 19073585 A JP19073585 A JP 19073585A JP H0551188 B2 JPH0551188 B2 JP H0551188B2
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- type semiconductor
- drain
- layer
- conductivity type
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に大電力高速
高周波スイツチング素子をモノリシツクで実現し
た半導体装置に関するものである。
高周波スイツチング素子をモノリシツクで実現し
た半導体装置に関するものである。
［従来の技術］
従来から低オン抵抗の大電力高速高周波スイツ
チング素子としていくつかのものが用いられてお
り、たとえば第３図に示すようなものがあつた。
チング素子としていくつかのものが用いられてお
り、たとえば第３図に示すようなものがあつた。
第３図は、従来のモノリシツクに構成された伝
導変調金属酸化膜半導体電界効果トランジスタ
（以下CAT素子と称す）の構造を示す断面図であ
る。初めにこのCAT素子の構成について説明す
る。図において、CAT素子の構成は、従来の二
重拡散で作られる金属酸化膜半導体電界効果トラ
ンジスタ（以下MOSFETと記す）のn+形ドレイ
ン基板をp+形ドレイン／コレクタ層で置き換え
たものである。さらに詳細に説明すると、p+形
ドレイン／コレクタ層７の一方表面に、たとえば
ｎ形エピタキシヤル層からなるドレインドリフト
層６が形成されている。ドレインドリフト層６表
面に複数個のｐ形ベース領域５が互いに間隔を隔
てて形成されており、ｐ形ベース領域５内のその
表面に２個のn+形ソース／エミツタ領域４が互
いに間隔を隔てて形成されている。ｐ形ベース領
域５間のドレインドリフト層６表面、ｐ形ベース
領域５の周辺部の表面、およびn+形ソース／エ
ミツタ領域４表面の一部に、たとえば二酸化シリ
コンからなる酸化膜３が形成されている。酸化膜
３の内部に金属からなるゲート電極２が形成され
ており、このゲート電極はn+形ソース／エミツ
タ領域４上まで延びている。また、ｐ形ベース領
域５の中央部表面、n+形ソース／エミツタ領域
４表面の他の一部、および酸化膜３表面にソー
ス／エミツタ電極１が形成されている。ここで、
n+形ソース／エミツタ領域４とｐ形ベース領域
５とドレインドリフト層６とはMOSFETに寄生
するnpnトランジスタを構成し、ｐ形ベース領域
５とドレインドリフト層６とp+形ドレイン／コ
レクタ層７とはMOSFETに寄生するpnpトラン
ジスタを構成している。p+形ドレインコレクタ
層７の他方表面にドレイン／コレクタ電極８が形
成されている。また、Ｇはゲート電極端子、Ｓ／
Ｅはソース／エミツタ電極端子、およびＤ／Ｃは
ドレイン／コレクタ電極端子である。
導変調金属酸化膜半導体電界効果トランジスタ
（以下CAT素子と称す）の構造を示す断面図であ
る。初めにこのCAT素子の構成について説明す
る。図において、CAT素子の構成は、従来の二
重拡散で作られる金属酸化膜半導体電界効果トラ
ンジスタ（以下MOSFETと記す）のn+形ドレイ
ン基板をp+形ドレイン／コレクタ層で置き換え
たものである。さらに詳細に説明すると、p+形
ドレイン／コレクタ層７の一方表面に、たとえば
ｎ形エピタキシヤル層からなるドレインドリフト
層６が形成されている。ドレインドリフト層６表
面に複数個のｐ形ベース領域５が互いに間隔を隔
てて形成されており、ｐ形ベース領域５内のその
表面に２個のn+形ソース／エミツタ領域４が互
いに間隔を隔てて形成されている。ｐ形ベース領
域５間のドレインドリフト層６表面、ｐ形ベース
領域５の周辺部の表面、およびn+形ソース／エ
ミツタ領域４表面の一部に、たとえば二酸化シリ
コンからなる酸化膜３が形成されている。酸化膜
３の内部に金属からなるゲート電極２が形成され
ており、このゲート電極はn+形ソース／エミツ
タ領域４上まで延びている。また、ｐ形ベース領
域５の中央部表面、n+形ソース／エミツタ領域
４表面の他の一部、および酸化膜３表面にソー
ス／エミツタ電極１が形成されている。ここで、
n+形ソース／エミツタ領域４とｐ形ベース領域
５とドレインドリフト層６とはMOSFETに寄生
するnpnトランジスタを構成し、ｐ形ベース領域
５とドレインドリフト層６とp+形ドレイン／コ
レクタ層７とはMOSFETに寄生するpnpトラン
ジスタを構成している。p+形ドレインコレクタ
層７の他方表面にドレイン／コレクタ電極８が形
成されている。また、Ｇはゲート電極端子、Ｓ／
Ｅはソース／エミツタ電極端子、およびＤ／Ｃは
ドレイン／コレクタ電極端子である。
第４図は、第３図のCAT素子の等価回路を示
す図である。このCAT素子の等価回路は、理想
的な電流の流れから言えばMOSFETとpinダイオ
ードD2とを直列に接続したものになるべきであ
るが、実際はMOSFETと、これに寄生するnpn
トランジスタとpnpトランジスタとから構成され
るサイリスタとを組合わせたものになる。
す図である。このCAT素子の等価回路は、理想
的な電流の流れから言えばMOSFETとpinダイオ
ードD2とを直列に接続したものになるべきであ
るが、実際はMOSFETと、これに寄生するnpn
トランジスタとpnpトランジスタとから構成され
るサイリスタとを組合わせたものになる。
次にこのCAT素子の動作について説明する。
ゲート電極端子Ｇとソース／エミツタ電極端子
Ｓ／Ｅとを短絡してドレイン／コレクタ電極端子
Ｄ／Ｃとソース／エミツタ電極端子Ｓ／Ｅ間に逆
バイアス電圧を印加すると、pinダイオーD2が逆
バイアスとなり逆バイアス阻止特性が現われる。
また、ドレイン／コレクタ電極端子Ｄ／Ｃとソー
ス／エミツタ電極端子Ｓ／Ｅ間に順バイアス電圧
を印加すると、ダイオードD1が逆バイアスにな
り順バイアス阻止特性が現われる。この状態で、
ゲート電極端子Ｇとソース／エミツタ電極端子
Ｓ／Ｅ間にMOSFETのしきい値電圧以上の電圧
を印加すると、ｐ形ベース領域５にチヤンネルが
形成されてMOSFETが動作する状態になると同
時に、pinダイオードD2はpinダイオード動動現
象を起こし、p+形ドレイン／コレクタ層７から
ドレインドリフト層６へホールが注入されてこの
ドレインドリフト層の伝導度が増大し、CAT素
子が低オン抵抗でターンオンする。また、CAT
素子をターンオフするためには、ゲート電極端子
Ｇとソース／エミツタ電極端子Ｓ／Ｅとを短絡し
てこれら端子間に印加されている電圧を
MOSFETのしきい値電圧以下にし、これによつ
て、ゲート電極２下のｐ形ベース領域５表面の反
転領域を元に戻してドレインドリフト層６への電
子の供給を止める。ターンオフの開始時には、ド
レインドリフト層６にそれまでの間に注入された
電子が大量に集中しているが、これらの電子は
p+形ドレイン／コレクタ層７に注入され、それ
に見合つたホールによる電流がｐ形ベース領域５
に流れる。このような状態が続くとドレインドリ
フト層６の電子の集中度は低下するが、CAT素
子がターンオフするためには残されたホールと電
子のプラズマは再結合によつて打消し合わなけれ
ばならない。
ゲート電極端子Ｇとソース／エミツタ電極端子
Ｓ／Ｅとを短絡してドレイン／コレクタ電極端子
Ｄ／Ｃとソース／エミツタ電極端子Ｓ／Ｅ間に逆
バイアス電圧を印加すると、pinダイオーD2が逆
バイアスとなり逆バイアス阻止特性が現われる。
また、ドレイン／コレクタ電極端子Ｄ／Ｃとソー
ス／エミツタ電極端子Ｓ／Ｅ間に順バイアス電圧
を印加すると、ダイオードD1が逆バイアスにな
り順バイアス阻止特性が現われる。この状態で、
ゲート電極端子Ｇとソース／エミツタ電極端子
Ｓ／Ｅ間にMOSFETのしきい値電圧以上の電圧
を印加すると、ｐ形ベース領域５にチヤンネルが
形成されてMOSFETが動作する状態になると同
時に、pinダイオードD2はpinダイオード動動現
象を起こし、p+形ドレイン／コレクタ層７から
ドレインドリフト層６へホールが注入されてこの
ドレインドリフト層の伝導度が増大し、CAT素
子が低オン抵抗でターンオンする。また、CAT
素子をターンオフするためには、ゲート電極端子
Ｇとソース／エミツタ電極端子Ｓ／Ｅとを短絡し
てこれら端子間に印加されている電圧を
MOSFETのしきい値電圧以下にし、これによつ
て、ゲート電極２下のｐ形ベース領域５表面の反
転領域を元に戻してドレインドリフト層６への電
子の供給を止める。ターンオフの開始時には、ド
レインドリフト層６にそれまでの間に注入された
電子が大量に集中しているが、これらの電子は
p+形ドレイン／コレクタ層７に注入され、それ
に見合つたホールによる電流がｐ形ベース領域５
に流れる。このような状態が続くとドレインドリ
フト層６の電子の集中度は低下するが、CAT素
子がターンオフするためには残されたホールと電
子のプラズマは再結合によつて打消し合わなけれ
ばならない。
以上は、MOSFETに寄生するサイリスタ領域
がターンオン時にラツチングしない場合での
CAT素子の動作の説明であるが、CAT素子の一
番大きな問題点はサイリスタ領域が低電流レベル
でラツチング現象を起こすことであり、サイリス
タ領域がラツチングするとCAT素子のゲート制
御能力がなくなつてこれをターンオフするのが困
難になる。ラツチング現象を起こす原因は、ター
ンオン時に高電流密度でサイリスタの領域のnpn
トランジスタおよびpnpトランジスタが相互にフ
イードバツク作用をするためである。サイリスタ
領域がターンオン時にラツチングする条件は、
npnトランジスタおよびpnpトランジスタのそれ
ぞれの直流電流増幅率hFEの合計が＞１であり、
ホール電流によるnpnトランジスタのｐ形ベース
領域５の抵抗RSでの電圧降下VSが300〓で0.4〜
0.8V以上になる場合である。
がターンオン時にラツチングしない場合での
CAT素子の動作の説明であるが、CAT素子の一
番大きな問題点はサイリスタ領域が低電流レベル
でラツチング現象を起こすことであり、サイリス
タ領域がラツチングするとCAT素子のゲート制
御能力がなくなつてこれをターンオフするのが困
難になる。ラツチング現象を起こす原因は、ター
ンオン時に高電流密度でサイリスタの領域のnpn
トランジスタおよびpnpトランジスタが相互にフ
イードバツク作用をするためである。サイリスタ
領域がターンオン時にラツチングする条件は、
npnトランジスタおよびpnpトランジスタのそれ
ぞれの直流電流増幅率hFEの合計が＞１であり、
ホール電流によるnpnトランジスタのｐ形ベース
領域５の抵抗RSでの電圧降下VSが300〓で0.4〜
0.8V以上になる場合である。
第５図は、上記のような問題点を或るレベルま
で解決した他のCAT素子の構造を示す断面図で
ある。図において、ｐ形ベース領域５の中央部に
不純物濃度の高いp+形ベース中央領域５０が形
成されており、ドレインドリフト層６とp+形ド
レイン／コレクタ層７間にn+形バツフア層９が
挿入されている。また、このCAT素子の等価回
路は第４図に示す回路と同じである。p+形ベー
ス中央領域５０により寄生npnトランジスタの直
流電流増幅率hFEを下げ、かつ、n+形バツフア層
９によりp+形ドレイン／コレクタ層７からドレ
インドリフト層６へのホールの注入を抑えて寄生
pnpトランジスタの直流電流増幅率hFEを下げるこ
とによつて、CAT素子がターンオン時にラツチ
ングしにくいようにしている。すなわち、第３図
のCAT素子に比べラツチングする電流レベルを
上げている。
で解決した他のCAT素子の構造を示す断面図で
ある。図において、ｐ形ベース領域５の中央部に
不純物濃度の高いp+形ベース中央領域５０が形
成されており、ドレインドリフト層６とp+形ド
レイン／コレクタ層７間にn+形バツフア層９が
挿入されている。また、このCAT素子の等価回
路は第４図に示す回路と同じである。p+形ベー
ス中央領域５０により寄生npnトランジスタの直
流電流増幅率hFEを下げ、かつ、n+形バツフア層
９によりp+形ドレイン／コレクタ層７からドレ
インドリフト層６へのホールの注入を抑えて寄生
pnpトランジスタの直流電流増幅率hFEを下げるこ
とによつて、CAT素子がターンオン時にラツチ
ングしにくいようにしている。すなわち、第３図
のCAT素子に比べラツチングする電流レベルを
上げている。
［発明が解決しようとする問題点］
大電力高速高周波スイツチング素子として用い
られている従来のCAT素子は、MOSFETに寄生
するサイリスタ領域がラツチングする電流レベル
が低く、CAT素子を正常に動作させるにはこれ
らをラツチングする電流レベル以下で使用する必
要があり、そのゲート制御範囲が狭いという問題
点があつた。
られている従来のCAT素子は、MOSFETに寄生
するサイリスタ領域がラツチングする電流レベル
が低く、CAT素子を正常に動作させるにはこれ
らをラツチングする電流レベル以下で使用する必
要があり、そのゲート制御範囲が狭いという問題
点があつた。
この発明は上記のような問題点を解消するため
になされたもので、MOSFETに寄生するサイリ
スタ領域のラツチングする電流レベルを上げてゲ
ート制御範囲を広げることができる半導体装置を
得ることを目的とする。
になされたもので、MOSFETに寄生するサイリ
スタ領域のラツチングする電流レベルを上げてゲ
ート制御範囲を広げることができる半導体装置を
得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体装置は、第１の主面と第
２の主面とを有し、ドレイン層となる高不純物濃
度の第１導電形半導体基板と、この第１導電形半
導体基板の第１の主面に接する第１の主面とこの
第１の主面に互いに対向する第２の主面とを有す
る、ドレイン層となる低不純物濃度の第１の導電
形半導体層と、この第１導電形半導体層の第２の
主面の所定領域に露出面を有して島状に形成され
ると共に低不純物濃度の端部とこの端部より深く
形成された底面を備えた高不純物濃度の中央部と
を有する、少なくとも２つの第２導電形半導体か
らなるベース領域と、この各ベース領域の所定領
域に露出面を有して島状にかつ上記端部と中央部
との境界面を含むように配設された、高不純物濃
度の第１導電形半導体からなるソース領域と、上
記第１導電形半導体層の第２の主面に露出面を有
するドレイン層とこのドレイン層を介して対向し
それぞれの側に順次隣接して配設された上記ベー
ス領域およびソース領域とにわたつて、これらド
レイン層、ベース領域およびソース領域の露出面
上に絶縁膜を介して配設されたゲート電極と、前
記第１導電形半導体基板の第２の主面に露出面
を、第１導電形半導体基板内に底面を有し、この
底面がソース領域に正しく対向させて島状に配設
されると共に上記底面の幅が対向するソース領域
の幅と実質的に等しくかつ上記底面が上記第１導
電形半導体層の第１の主面に近接し、さらに上記
第１導電形半導体基板のドレイン層と同電位に接
続された高不純物濃度の第２導電形半導体領域と
を備えたものである。
２の主面とを有し、ドレイン層となる高不純物濃
度の第１導電形半導体基板と、この第１導電形半
導体基板の第１の主面に接する第１の主面とこの
第１の主面に互いに対向する第２の主面とを有す
る、ドレイン層となる低不純物濃度の第１の導電
形半導体層と、この第１導電形半導体層の第２の
主面の所定領域に露出面を有して島状に形成され
ると共に低不純物濃度の端部とこの端部より深く
形成された底面を備えた高不純物濃度の中央部と
を有する、少なくとも２つの第２導電形半導体か
らなるベース領域と、この各ベース領域の所定領
域に露出面を有して島状にかつ上記端部と中央部
との境界面を含むように配設された、高不純物濃
度の第１導電形半導体からなるソース領域と、上
記第１導電形半導体層の第２の主面に露出面を有
するドレイン層とこのドレイン層を介して対向し
それぞれの側に順次隣接して配設された上記ベー
ス領域およびソース領域とにわたつて、これらド
レイン層、ベース領域およびソース領域の露出面
上に絶縁膜を介して配設されたゲート電極と、前
記第１導電形半導体基板の第２の主面に露出面
を、第１導電形半導体基板内に底面を有し、この
底面がソース領域に正しく対向させて島状に配設
されると共に上記底面の幅が対向するソース領域
の幅と実質的に等しくかつ上記底面が上記第１導
電形半導体層の第１の主面に近接し、さらに上記
第１導電形半導体基板のドレイン層と同電位に接
続された高不純物濃度の第２導電形半導体領域と
を備えたものである。
［作用］
この発明においては、高不純物濃度の第２導電
形半導体領域が、前記第１導電形半導体基板の第
２の主面に露出面を、第１導電形半導体基板内に
底面を有し、この底面がソース領域に正しく対向
させて島状に配設されると共に上記底面の幅が対
向するソース領域の幅と実質的に等しくかつ上記
底面が上記第１導電形半導体層の第１の主面に近
接し、さらに上記第１導電形半導体基板のドレイ
ン層と同電位に接続されているので、第２導電形
半導体領域から第１導電形ドレイン半導体層への
キヤリアの注入が抑えられMOSFETに寄生する
トランジスタの直流電流増幅率hFEが下がる。ま
た、注入されたキヤリアはゲート電極直下の第１
導電形半導体層に流れる小部分とベース領域の中
央部の方向に流れる大部分とに分流される。この
ようにして、キヤリアが第２導電形半導体領域か
ら第１導電形ドレイン半導体層に効率的に注入さ
れるので、第１導電形ドレイン半導体層の伝導度
は従来と同程度に変調される。
形半導体領域が、前記第１導電形半導体基板の第
２の主面に露出面を、第１導電形半導体基板内に
底面を有し、この底面がソース領域に正しく対向
させて島状に配設されると共に上記底面の幅が対
向するソース領域の幅と実質的に等しくかつ上記
底面が上記第１導電形半導体層の第１の主面に近
接し、さらに上記第１導電形半導体基板のドレイ
ン層と同電位に接続されているので、第２導電形
半導体領域から第１導電形ドレイン半導体層への
キヤリアの注入が抑えられMOSFETに寄生する
トランジスタの直流電流増幅率hFEが下がる。ま
た、注入されたキヤリアはゲート電極直下の第１
導電形半導体層に流れる小部分とベース領域の中
央部の方向に流れる大部分とに分流される。この
ようにして、キヤリアが第２導電形半導体領域か
ら第１導電形ドレイン半導体層に効率的に注入さ
れるので、第１導電形ドレイン半導体層の伝導度
は従来と同程度に変調される。
［実施例］
以下、この発明の実施例を図について説明す
る。なお、この実施例の説明において、従来の技
術の説明と重複する部分については適宜その説明
を省略する。
る。なお、この実施例の説明において、従来の技
術の説明と重複する部分については適宜その説明
を省略する。
第１図は、この発明の実施例であるモノリシツ
クに構成されたCAT素子の構造を示す断面図で
ある。この実施例の構成は以下の点を除いて第３
図の構成と同じである。すなわち、ドレイン／コ
レクタ電極８表面にp+形ドレンイ／コレクタ層
７の代わりにn+形ドレイン／コレクタ層１０が
形成されており、このn+ドレイン／コレクタ層
の一方表面にドレインドリフト層６が形成されて
いる。また、各n+形ソース／エミツタ領域４直
下のn+形ドレイン／コレクタ層１０の他方表面
にp+形ドレイン／コレクタ領域７０が部分的に
形成されており、このp+形ドレイン／コレクタ
領域の底部はドレインドリフト層６表面と間隔を
隔てており、この間隔がn+形バツフア層１００
を形成している。また、第５図と同様、ｐ形ベー
ス領域５の中央部にp+形ベース中央領域５０が
形成されている。n+形ソース／エミツタ領域４
とｐ形ベース領域５、p+形ベース中央領域５０
とドレインドリフト層６、n+形ドレイン／コレ
クタ層１０とはMOSFETに寄生するnpnトラン
ジスタを構成し、ｐ形ベース領域５、p+形ベー
ス中央領域５０とドレインドリフト層６、n+形
ドレイン／コレクタ層１０とp+形ドレイン／コ
レクタ領域７０とはMOSFETに寄生するpnpト
ランジスタを構成し、これら両トランジスタは寄
生サイリスタ領域を構成している。
クに構成されたCAT素子の構造を示す断面図で
ある。この実施例の構成は以下の点を除いて第３
図の構成と同じである。すなわち、ドレイン／コ
レクタ電極８表面にp+形ドレンイ／コレクタ層
７の代わりにn+形ドレイン／コレクタ層１０が
形成されており、このn+ドレイン／コレクタ層
の一方表面にドレインドリフト層６が形成されて
いる。また、各n+形ソース／エミツタ領域４直
下のn+形ドレイン／コレクタ層１０の他方表面
にp+形ドレイン／コレクタ領域７０が部分的に
形成されており、このp+形ドレイン／コレクタ
領域の底部はドレインドリフト層６表面と間隔を
隔てており、この間隔がn+形バツフア層１００
を形成している。また、第５図と同様、ｐ形ベー
ス領域５の中央部にp+形ベース中央領域５０が
形成されている。n+形ソース／エミツタ領域４
とｐ形ベース領域５、p+形ベース中央領域５０
とドレインドリフト層６、n+形ドレイン／コレ
クタ層１０とはMOSFETに寄生するnpnトラン
ジスタを構成し、ｐ形ベース領域５、p+形ベー
ス中央領域５０とドレインドリフト層６、n+形
ドレイン／コレクタ層１０とp+形ドレイン／コ
レクタ領域７０とはMOSFETに寄生するpnpト
ランジスタを構成し、これら両トランジスタは寄
生サイリスタ領域を構成している。
第２図は、第１図のCAT素子の等価回路を示
す図である。図において、このCAT素子の等価
回路は、ゲート電極端子Ｇとドレイン／コレクタ
電極端子Ｄ／Ｃ端子間にpinダイオードD2を寄生
するｎチヤンネルMOSFETとなつている。
す図である。図において、このCAT素子の等価
回路は、ゲート電極端子Ｇとドレイン／コレクタ
電極端子Ｄ／Ｃ端子間にpinダイオードD2を寄生
するｎチヤンネルMOSFETとなつている。
次にこのCAT素子の動作について説明する。
p+形ドレイン／コレクタ領域７０が各n+形ソー
ス／エミツタ領域４直下のn+形ドレイン／コレ
クタ層１０の他方表面に部分的に形成されてお
り、かつこのp+形ドレイン／コレクタ領域の底
部表面にn+形バツフア層１００が形成されてい
るため、p+形ドレイン／コレクタ領域７０（pnp
トランジスタのp+エミツタ）からドレインドリ
フト層６へホールが部分的に注入されるととも
に、この注入がn+形バツフア層１００により抑
えられる。このため、寄生pnpトランジスタのベ
ース領域の輸送効率が低下してその直流電流増幅
率hFEが従来のCAT素子に比べて大幅に下がる。
また、p+形ドレイン／コレクタ領域７０からの
ホールはドレインドリフト層６を絞られた状態で
上方に向かつて真つ直ぐ流れ、ホールの大部分は
ｐ形ベース領域５の周辺部に、その一部分はp+
形ベース中央領域５０に達してn+形ソース／エ
ミツタ電極１に抜ける。このため、ホール電流に
よるベース領域のRSでの電圧降下VSは従来の
CAT素子に比べて小さくなる。このように、こ
のCAT素子においては、寄生pnpトランジスタの
直流電流増幅率hFEが下がり、かつ寄生npnトラン
ジスタのｐ形ベース領域、p+形ベース中央領域
５０で電圧降下VSが小さくなるため、従来の
CAT素子でのラツチングする電流レベルでは寄
生サイリスタ領域がラツチングしなくなる。すな
わち、従来のCAT素子に比べてラツチングする
電流レベルが上がることになる。このため、
CAT素子のターンオフが容易になつて高速高周
波スイツチング特性が向上する。また、この
CAT素子では、上述のようにラツチングする電
流レベルが上がるため、従来のCAT素子に比べ
てゲート制御範囲が広くなり、またその分CAT
素子の高電流密度化が可能となり、チツプサイズ
を小さくしてCAT素子の小形化、低コスト化を
図ることができる。また、ドレインドリフト層６
の伝導度変調については、n+形ソース／エミツ
タ領域４直下の部分で発生させるのが効果的であ
り、p+形ベース中央領域５０直下での伝導度変
調は不必要である。このため、p+形ドレイン／
コレクタ領域７０をn+形ソース／エミツタ領域
４直下にのみ部分的に形成して、p+形ドレイ
ン／コレクタ領域７０からドレインドリフト層６
へのホールの注入を効率的に行なうようにしてお
り、これによつて、従来のCAT素子と同等の伝
導度変調効果を得ることができ、オン電圧を低く
することができる。また、従来のCAT素子にお
いてはp+形ドレイン／コレクタ層７がドレイン
ドリフト層６の全域にわたつて形成されているた
め、ターンオフ時において、ターンオン時にドレ
インドリフト層６に蓄積されたホールがp+形ド
レイン／コレクタ層７でブロツクされて抜けにく
かつたが、このCAT素子においてはホールがp+
形ドレイン／コレクタ領域７０底部の狭い範囲で
しかブロツクされず、そのまわりのn+形ドレイ
ン／コレクタ層１０に容易に抜けることができ、
これによつてもCAT素子のターンオフ動作が容
易となつて高速高周波スイツチング特性が向上す
る。
p+形ドレイン／コレクタ領域７０が各n+形ソー
ス／エミツタ領域４直下のn+形ドレイン／コレ
クタ層１０の他方表面に部分的に形成されてお
り、かつこのp+形ドレイン／コレクタ領域の底
部表面にn+形バツフア層１００が形成されてい
るため、p+形ドレイン／コレクタ領域７０（pnp
トランジスタのp+エミツタ）からドレインドリ
フト層６へホールが部分的に注入されるととも
に、この注入がn+形バツフア層１００により抑
えられる。このため、寄生pnpトランジスタのベ
ース領域の輸送効率が低下してその直流電流増幅
率hFEが従来のCAT素子に比べて大幅に下がる。
また、p+形ドレイン／コレクタ領域７０からの
ホールはドレインドリフト層６を絞られた状態で
上方に向かつて真つ直ぐ流れ、ホールの大部分は
ｐ形ベース領域５の周辺部に、その一部分はp+
形ベース中央領域５０に達してn+形ソース／エ
ミツタ電極１に抜ける。このため、ホール電流に
よるベース領域のRSでの電圧降下VSは従来の
CAT素子に比べて小さくなる。このように、こ
のCAT素子においては、寄生pnpトランジスタの
直流電流増幅率hFEが下がり、かつ寄生npnトラン
ジスタのｐ形ベース領域、p+形ベース中央領域
５０で電圧降下VSが小さくなるため、従来の
CAT素子でのラツチングする電流レベルでは寄
生サイリスタ領域がラツチングしなくなる。すな
わち、従来のCAT素子に比べてラツチングする
電流レベルが上がることになる。このため、
CAT素子のターンオフが容易になつて高速高周
波スイツチング特性が向上する。また、この
CAT素子では、上述のようにラツチングする電
流レベルが上がるため、従来のCAT素子に比べ
てゲート制御範囲が広くなり、またその分CAT
素子の高電流密度化が可能となり、チツプサイズ
を小さくしてCAT素子の小形化、低コスト化を
図ることができる。また、ドレインドリフト層６
の伝導度変調については、n+形ソース／エミツ
タ領域４直下の部分で発生させるのが効果的であ
り、p+形ベース中央領域５０直下での伝導度変
調は不必要である。このため、p+形ドレイン／
コレクタ領域７０をn+形ソース／エミツタ領域
４直下にのみ部分的に形成して、p+形ドレイ
ン／コレクタ領域７０からドレインドリフト層６
へのホールの注入を効率的に行なうようにしてお
り、これによつて、従来のCAT素子と同等の伝
導度変調効果を得ることができ、オン電圧を低く
することができる。また、従来のCAT素子にお
いてはp+形ドレイン／コレクタ層７がドレイン
ドリフト層６の全域にわたつて形成されているた
め、ターンオフ時において、ターンオン時にドレ
インドリフト層６に蓄積されたホールがp+形ド
レイン／コレクタ層７でブロツクされて抜けにく
かつたが、このCAT素子においてはホールがp+
形ドレイン／コレクタ領域７０底部の狭い範囲で
しかブロツクされず、そのまわりのn+形ドレイ
ン／コレクタ層１０に容易に抜けることができ、
これによつてもCAT素子のターンオフ動作が容
易となつて高速高周波スイツチング特性が向上す
る。
なお、上記実施例では、CAT素子がｎ形のも
のについて示したが、この発明は第１図の各層、
各領域の導電形を反対にしたｐ形のCAT素子に
ついても適用できることは言うまでもない。
のについて示したが、この発明は第１図の各層、
各領域の導電形を反対にしたｐ形のCAT素子に
ついても適用できることは言うまでもない。
［発明の効果］
以上のように発明によれば、第１導電形半導体
基板の第２の主面に第１導電形ソース半導体領域
に正しく対向させて高不純物濃度の第２導電形半
導体領域を島状に形成し、この第２導電形半導体
領域の底面の幅が対向するソース領域の幅と実質
的に等しくかつ第１導電形ドレイン半導体層の第
１の主面に近接しているので、MOSFETに寄生
するサイリスタ領域のラツチングする電流レベル
を上げてゲート制御範囲を広げることができる半
導体装置を得ることができる。
基板の第２の主面に第１導電形ソース半導体領域
に正しく対向させて高不純物濃度の第２導電形半
導体領域を島状に形成し、この第２導電形半導体
領域の底面の幅が対向するソース領域の幅と実質
的に等しくかつ第１導電形ドレイン半導体層の第
１の主面に近接しているので、MOSFETに寄生
するサイリスタ領域のラツチングする電流レベル
を上げてゲート制御範囲を広げることができる半
導体装置を得ることができる。
第１図は、この発明の実施例であるモノリシツ
クに構成されたCAT素子の構造を示す断面図で
ある。第２図は、第１図のCAT素子の等価回路
を示す図である。第３図は、従来のモノリシツク
に構成されたCAT素子の構造を示す断面図であ
る。第４図は、従来のCAT素子の等価回路を示
す図である。第５図は、従来のモノリシツクに構
成された他のCAT素子の構造を示す断面図であ
る。 図において、１はソース／エミツタ電極、２は
ゲート電極、３は酸化膜、４はn+形ソース／エ
ミツタ領域、５はｐ形ベース領域、５０はp+形
ベース中央領域、６はドレインドリフト層、７０
はp+形ドレイン／コレクタ領域、８はドレイ
ン／コレクタ電極、１０はn+形ドレイン／コレ
クタ層、１００はn+形バツフア層である。なお、
各図中同一符号は同一または相当部分を示す。
クに構成されたCAT素子の構造を示す断面図で
ある。第２図は、第１図のCAT素子の等価回路
を示す図である。第３図は、従来のモノリシツク
に構成されたCAT素子の構造を示す断面図であ
る。第４図は、従来のCAT素子の等価回路を示
す図である。第５図は、従来のモノリシツクに構
成された他のCAT素子の構造を示す断面図であ
る。 図において、１はソース／エミツタ電極、２は
ゲート電極、３は酸化膜、４はn+形ソース／エ
ミツタ領域、５はｐ形ベース領域、５０はp+形
ベース中央領域、６はドレインドリフト層、７０
はp+形ドレイン／コレクタ領域、８はドレイ
ン／コレクタ電極、１０はn+形ドレイン／コレ
クタ層、１００はn+形バツフア層である。なお、
各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の主面と第２の主面とを有し、ドレイン
層となる高不純物濃度の第１導電形半導体基板
と、 この第１導電形半導体基板の第１の主面に接す
る第１の主面とこの第１の主面に互いに対向する
第２の主面とを有する、ドレイン層となる低不純
物濃度の第１導電形半導体層と、 この第１導電形半導体層の第２の主面の所定領
域に露出面を有して島状に形成されると共に低不
純物濃度の端部とこの端部より深く形成された底
面を備えた高不純物濃度の中央部とを有する、少
なくとも２つの第２導電形半導体からなるベース
領域と、 この各ベース領域の所定領域に露出面を有して
島状にかつ上記端部と中央部との境界面を含むよ
うに配設された、高不純物濃度の第１導電形半導
体からなるソース領域と、 上記第１導電形半導体層の第２の主面に露出面
を有するドレイン層とこのドレイン層を介して対
向しそれぞれの側に順次隣接して配設された上記
ベース領域およびソース領域とにわたつて、これ
らドレイン層、ベース領域およびソース領域の露
出面上に絶縁膜を介して配設されたゲート電極
と、 前記第１導電形半導体基板の第２の主面に露出
面を、第１導電形半導体基板内に底面を有し、こ
の底面がソース領域に正しく対向させて島状に配
設されると共に上記底面の幅が対向するソース領
域の幅と実質的に等しくかつ上記底面が上記第１
導電形半導体層の第１の主面に近接し、さらに上
記第１導電形半導体基板のドレイン層と同電位に
接続された高不純物濃度の第２導電形半導体領域
と、 を備えた半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19073585A JPS6248073A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
| DE19863628857 DE3628857A1 (de) | 1985-08-27 | 1986-08-25 | Halbleitereinrichtung |
| US06/900,443 US4841345A (en) | 1985-08-27 | 1986-08-26 | Modified conductivity modulated MOSFET |
| FR868612130A FR2586862B1 (fr) | 1985-08-27 | 1986-08-27 | Dispositif a semiconducteur en particulier du type mosfet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19073585A JPS6248073A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248073A JPS6248073A (ja) | 1987-03-02 |
| JPH0551188B2 true JPH0551188B2 (ja) | 1993-07-30 |
Family
ID=16262905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19073585A Granted JPS6248073A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160002090A (ko) * | 2014-06-30 | 2016-01-07 | 주식회사 에이원에듀 | 각도조절식 조립용 책장 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332199A (ja) * | 2005-05-24 | 2006-12-07 | Shindengen Electric Mfg Co Ltd | ＳｉＣ半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| JPS594077A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電界効果トランジスタ |
-
1985
- 1985-08-27 JP JP19073585A patent/JPS6248073A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160002090A (ko) * | 2014-06-30 | 2016-01-07 | 주식회사 에이원에듀 | 각도조절식 조립용 책장 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248073A (ja) | 1987-03-02 |
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