JPH0556868B2 - - Google Patents
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- JPH0556868B2 JPH0556868B2 JP61108809A JP10880986A JPH0556868B2 JP H0556868 B2 JPH0556868 B2 JP H0556868B2 JP 61108809 A JP61108809 A JP 61108809A JP 10880986 A JP10880986 A JP 10880986A JP H0556868 B2 JPH0556868 B2 JP H0556868B2
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- circuit
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- signal line
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- 238000012360 testing method Methods 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に大規模
で複合化した半導体集積回路をテストする際のテ
スト端子低減のための回路構成に関する。
で複合化した半導体集積回路をテストする際のテ
スト端子低減のための回路構成に関する。
近年、半導体集積回路製造の微細化技術の著し
い進歩とシステム化の要求により、半導体集積回
路の大規模化、複合化が進んでいる。
い進歩とシステム化の要求により、半導体集積回
路の大規模化、複合化が進んでいる。
一般的に、１チツプに集積される回路量が増加
すると入出力端子数も増加する傾向にあり、大規
模化と共に多ピン化が進んでいる。従つて、これ
らの半導体集積回路をテストする装置も多ピン化
の傾向にあり、非常に高価なものになつてきてい
る。
すると入出力端子数も増加する傾向にあり、大規
模化と共に多ピン化が進んでいる。従つて、これ
らの半導体集積回路をテストする装置も多ピン化
の傾向にあり、非常に高価なものになつてきてい
る。
更に半導体集積回路の大規模化・複合化の傾向
は、従来複数のチツプに分割していた機能を１つ
のチツプにまとめるシステム化をもたらしてい
る。このため、半導体集積回路は、内部領域に複
数の機能単位の出力をワイヤード（バス接続）し
たり、双方向回路が含まれるなど、より複雑化し
てきている。
は、従来複数のチツプに分割していた機能を１つ
のチツプにまとめるシステム化をもたらしてい
る。このため、半導体集積回路は、内部領域に複
数の機能単位の出力をワイヤード（バス接続）し
たり、双方向回路が含まれるなど、より複雑化し
てきている。
このような半導体集積回路をテストする手段と
して最も一般的な方法が回路分割法であり、広く
用いられている。
して最も一般的な方法が回路分割法であり、広く
用いられている。
この方法は第２図に示すように半導体集積回路
１をいくつかのまとまつた機能単位４，５，６，
７に分割し、テスト時には、テストしようとする
分割単位を直接チツプの入出力端子２，３から制
御してテストする方法である。
１をいくつかのまとまつた機能単位４，５，６，
７に分割し、テスト時には、テストしようとする
分割単位を直接チツプの入出力端子２，３から制
御してテストする方法である。
上述した回路分割法による具体例を第３図に示
す。この例の分割単位の境界に存在する信号線４
０には、、分割単位３０から３２までの回路で３
つの出力回路と２つの入力回路とが接続されてい
る。今、分割単位３０に着目して、この分割単位
をテストする場合には、分割単位３１，３２の出
力回路をインピーダンス状態にし、分割単位３０
が出力モードである場合は、付加出力回路６０を
高インピーダンス状態にし出力回路２０の信号を
セレクター回路８０を経由して出力端子９０に出
力し、テストする。
す。この例の分割単位の境界に存在する信号線４
０には、、分割単位３０から３２までの回路で３
つの出力回路と２つの入力回路とが接続されてい
る。今、分割単位３０に着目して、この分割単位
をテストする場合には、分割単位３１，３２の出
力回路をインピーダンス状態にし、分割単位３０
が出力モードである場合は、付加出力回路６０を
高インピーダンス状態にし出力回路２０の信号を
セレクター回路８０を経由して出力端子９０に出
力し、テストする。
次に入力モード時には、出力回路２０は高イン
ピーダンス状態になるから、所望の入力信号を入
力端子７０から入力し、付加出力回路６０を経由
して入力回路１０に供給してテストを行なつてい
た。
ピーダンス状態になるから、所望の入力信号を入
力端子７０から入力し、付加出力回路６０を経由
して入力回路１０に供給してテストを行なつてい
た。
一方、通常動作時には付加出力回路６０は信号
線４０から電気的に切り離しておく必要があるた
め、入力端子７１により出力を高インピーダンス
状態に制御していた。
線４０から電気的に切り離しておく必要があるた
め、入力端子７１により出力を高インピーダンス
状態に制御していた。
上述した従来のテスト回路の回路構成では、分
割単位の境界に存在する信号線の部分には、付加
出力回路の出力を高インピーダンス状態に制御す
る端子を設ける必要があり、テスト用信号端子数
を増大させている。
割単位の境界に存在する信号線の部分には、付加
出力回路の出力を高インピーダンス状態に制御す
る端子を設ける必要があり、テスト用信号端子数
を増大させている。
このためテスト装置により多ピンのものが要求
され、高価なテスト装置が必要となるため、経済
的なテストが行なえない欠点がある。更に、必要
入出力端子数の増大によりチツプサイズが大きく
なつたり、テスト用信号端子のために本来動作に
使用できる入力、出力端子数が制限されるという
欠点があつた。
され、高価なテスト装置が必要となるため、経済
的なテストが行なえない欠点がある。更に、必要
入出力端子数の増大によりチツプサイズが大きく
なつたり、テスト用信号端子のために本来動作に
使用できる入力、出力端子数が制限されるという
欠点があつた。
本発明の半導体集積回路は、信号線に出力回路
の入力回路とが共通に接続された半導体集積回路
において、前記信号線に付加回路を設け、この付
加回路はプルアツプ素子またはプルダウン素子と
トランジスタとを電源間に直列に接続して構成さ
れ、前記トランジスタと前記プルアツプ素子また
はプルダウン素子との接続点が前記信号線に接続
されており、通常動作時とテスト時の出力モード
との期間では前記トランジスタは遮断状態に保持
されて前記出力回路からの前記信号線への信号出
力が許可され、前記テスト時の入力モードの期間
は前記トランジスタを導通、遮断せしめてそれに
よる前記信号線のレベル変化を前記入力回路の入
力信号とすることを特徴とする。
の入力回路とが共通に接続された半導体集積回路
において、前記信号線に付加回路を設け、この付
加回路はプルアツプ素子またはプルダウン素子と
トランジスタとを電源間に直列に接続して構成さ
れ、前記トランジスタと前記プルアツプ素子また
はプルダウン素子との接続点が前記信号線に接続
されており、通常動作時とテスト時の出力モード
との期間では前記トランジスタは遮断状態に保持
されて前記出力回路からの前記信号線への信号出
力が許可され、前記テスト時の入力モードの期間
は前記トランジスタを導通、遮断せしめてそれに
よる前記信号線のレベル変化を前記入力回路の入
力信号とすることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す図である。
今、回路分割法により、分割単位３０をテストす
る場合には、分割単位３１，３２の出力回路の出
力を高インピーダンス状態として信号線４０から
電気的に切り離した状態とし、分割単位３０が出
力モードである場合には、入力信号用付加出力回
路６０の出力も入力端子７０によりオフ状態にな
るよう制御し、信号線４０はプルアツプ抵抗５０
で電源VDDにプルアツプされた状態にする。この
時出力モードであるから、最終的には信号線４０
は出力回路２０で定まる状態になり、セレクター
回路８０を経由して外部の出力端子９０で検出
し、テストが行なわれる。
今、回路分割法により、分割単位３０をテストす
る場合には、分割単位３１，３２の出力回路の出
力を高インピーダンス状態として信号線４０から
電気的に切り離した状態とし、分割単位３０が出
力モードである場合には、入力信号用付加出力回
路６０の出力も入力端子７０によりオフ状態にな
るよう制御し、信号線４０はプルアツプ抵抗５０
で電源VDDにプルアツプされた状態にする。この
時出力モードであるから、最終的には信号線４０
は出力回路２０で定まる状態になり、セレクター
回路８０を経由して外部の出力端子９０で検出
し、テストが行なわれる。
また、分割単位３０が入力モード時には、出力
回路２０の出力は信号線４０に接続されている他
の分割単位３１，３２の出力回路の出力と同様高
インピーダンス状態になる。従つて入力回路１０
には付加出力回路６０を経由して入力端子７０か
らの入力信号が供給される。
回路２０の出力は信号線４０に接続されている他
の分割単位３１，３２の出力回路の出力と同様高
インピーダンス状態になる。従つて入力回路１０
には付加出力回路６０を経由して入力端子７０か
らの入力信号が供給される。
例えば、論理上の低レベルを入力する時は、付
加出力回路６０をオン状態に制御し、逆に高レベ
ルを入力する時は付加出力回路６０をオフ状態に
制御し、プルアツプ抵抗５０により信号線４０を
高レベルし、入力回路１０の入力信号とする。
加出力回路６０をオン状態に制御し、逆に高レベ
ルを入力する時は付加出力回路６０をオフ状態に
制御し、プルアツプ抵抗５０により信号線４０を
高レベルし、入力回路１０の入力信号とする。
次に、通常動作時には、従来と同様、付加出力
回路６０を信号線４０から電気的に切り離した状
態にしなければならないが、入力端子７０により
付加出力回路６０をオフ状態に制御すれば、信号
線４０はプルアツプ抵抗５０でプルアツプされて
いる状態と等価であり、全く通常動作に支障はな
い。
回路６０を信号線４０から電気的に切り離した状
態にしなければならないが、入力端子７０により
付加出力回路６０をオフ状態に制御すれば、信号
線４０はプルアツプ抵抗５０でプルアツプされて
いる状態と等価であり、全く通常動作に支障はな
い。
以上説明したように本発明は、半導体集積回路
の内部領域で複数の出力回路と１つ以上の入力回
路とが接続される信号線にプルアツプあるいはプ
ルダウンする素子と外部信号によりオン、オフを
制御できる付加出力回路とを接続することによ
り、付加出力回路の出力を高インピーダンスに制
御するテスト用端子を設けることなく、必要時以
外付加出力回路を電気的に切り離すことができる
効果がある。
の内部領域で複数の出力回路と１つ以上の入力回
路とが接続される信号線にプルアツプあるいはプ
ルダウンする素子と外部信号によりオン、オフを
制御できる付加出力回路とを接続することによ
り、付加出力回路の出力を高インピーダンスに制
御するテスト用端子を設けることなく、必要時以
外付加出力回路を電気的に切り離すことができる
効果がある。
これにより、従来に比較して、テスト用端子数
を大幅に低減でき、テスト装置のピン数を少なく
すませることができるため、安価なテスト装置で
測定できるため、経済的なテストが行なえる効果
がある。
を大幅に低減でき、テスト装置のピン数を少なく
すませることができるため、安価なテスト装置で
測定できるため、経済的なテストが行なえる効果
がある。
また、チツプサイズが入出力端子数で定まる場
合には、必要端子数が低減できる分、チツプサイ
ズを小さくできる。
合には、必要端子数が低減できる分、チツプサイ
ズを小さくできる。
この他、従来に比べテスト用端子が低減できる
だけ、通常動作のため信号に使用できる端子数を
増加できる効果もある。
だけ、通常動作のため信号に使用できる端子数を
増加できる効果もある。
尚、実施例ではプルアツプした場合を示した
が、プルダウンにしても、全く同様の効果が得ら
れるのは言うまでもない。
が、プルダウンにしても、全く同様の効果が得ら
れるのは言うまでもない。
第１図は本発明の一実施例を示す回路構成図、
第２図は回路分割法を説明するための説明図、第
３図は従来の回路分割における回路構成図であ
る。 １……半導体集積回路、２……入力端子群、３
……出力端子群、４〜７、３０〜３２……分割単
位、１０……入力回路、２０……出力回路、４０
……信号線、５０……プルアツプ抵抗、６０……
付加出力回路、７０……入力端子、８０……セレ
クター回路、９０……出力端子。
第２図は回路分割法を説明するための説明図、第
３図は従来の回路分割における回路構成図であ
る。 １……半導体集積回路、２……入力端子群、３
……出力端子群、４〜７、３０〜３２……分割単
位、１０……入力回路、２０……出力回路、４０
……信号線、５０……プルアツプ抵抗、６０……
付加出力回路、７０……入力端子、８０……セレ
クター回路、９０……出力端子。
Claims (1)
- １ 信号線に出力回路と入力回路とが共通に接続
された半導体集積回路において、前記信号線に付
加回路を設け、この付加回路はプルアツプ素子ま
たはプルダウン素子とトランジスタとを電源間に
直列に接続して構成され、前記トランジスタと前
記プルアツプ素子またはプルダウン素子との接続
点が前記信号線に接続されており、通常動作時と
テスト時の出力モードとの期間では前記トランジ
スタは遮断状態に保持されて前記出力回路からの
前記信号線への信号出力が許可され、前記テスト
時の入力モードの期間は前記トランジスタを導
通、遮断せしめてそれによる前記信号線のレベル
変化を前記入力回路の入力信号とすることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108809A JPS62264652A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108809A JPS62264652A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62264652A JPS62264652A (ja) | 1987-11-17 |
| JPH0556868B2 true JPH0556868B2 (ja) | 1993-08-20 |
Family
ID=14494038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108809A Granted JPS62264652A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264652A (ja) |
-
1986
- 1986-05-12 JP JP61108809A patent/JPS62264652A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62264652A (ja) | 1987-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |