JPH0558170B2 - - Google Patents
Info
- Publication number
- JPH0558170B2 JPH0558170B2 JP59238986A JP23898684A JPH0558170B2 JP H0558170 B2 JPH0558170 B2 JP H0558170B2 JP 59238986 A JP59238986 A JP 59238986A JP 23898684 A JP23898684 A JP 23898684A JP H0558170 B2 JPH0558170 B2 JP H0558170B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- pixel
- semiconductor
- electrodes
- nonlinear
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
「発明の利用分野」
この発明は、表示素子好ましくは液晶表示パネ
ルを設けることにより、マイクロコンピユータ、
ワードプロセツサまたはテレビ等の表示部の固体
化を図る固体表示装置、イメージセンサまたは液
晶プリンタに応用する非線型特性を有する半導体
装置に関するものである。
ルを設けることにより、マイクロコンピユータ、
ワードプロセツサまたはテレビ等の表示部の固体
化を図る固体表示装置、イメージセンサまたは液
晶プリンタに応用する非線型特性を有する半導体
装置に関するものである。
「従来の技術」
固体表示パネルは各絵素を独立に制御する方式
が大面積用として有効である。このようなアクテ
イブ素子を用いたパネルとして、横方向640素子
(フルカラーの場合は640×3=1920素子)または
縦方向は200素子または526素子とするA4判また
はそれ以上の大面積マトリツクス構成の表示装置
が知られている。しかし、かかる大面積の表示装
置においては、それぞれのアクテイブ素子を有す
る絵素(以下画素ともいう)は、隣に所定の距離
を離間させてマトリツクス状に配設せしめている
隣の画素との間でクロストーク(電気的に弱く導
通してしまう現象)をしてしまいやすい。そのた
め一方がON、他方がOFF機能を作らんとして
も、それぞれの画素が十分なON、OFFをとり得
ず、コントラストに不十分さが発生してしまいや
すかつた。
が大面積用として有効である。このようなアクテ
イブ素子を用いたパネルとして、横方向640素子
(フルカラーの場合は640×3=1920素子)または
縦方向は200素子または526素子とするA4判また
はそれ以上の大面積マトリツクス構成の表示装置
が知られている。しかし、かかる大面積の表示装
置においては、それぞれのアクテイブ素子を有す
る絵素(以下画素ともいう)は、隣に所定の距離
を離間させてマトリツクス状に配設せしめている
隣の画素との間でクロストーク(電気的に弱く導
通してしまう現象)をしてしまいやすい。そのた
め一方がON、他方がOFF機能を作らんとして
も、それぞれの画素が十分なON、OFFをとり得
ず、コントラストに不十分さが発生してしまいや
すかつた。
「発明が解決しようとする問題点」
かかる大面積デイスプレー装置においては、そ
れぞれの画素間のクロストークを完全に除去する
ため、アモルフアス半導体を含む半導体が隣同志
の画素間に存在しないようにする。さらにこの半
導体の側面を絶縁物で覆つて電気的アイソレイシ
ヨンを行うことが重要である。しかし各画素とそ
の画素を構成する半導体とを1:1で対応させた
時、その製造工程におけるフオトマスク数は4種
類を必要としてしまつた。
れぞれの画素間のクロストークを完全に除去する
ため、アモルフアス半導体を含む半導体が隣同志
の画素間に存在しないようにする。さらにこの半
導体の側面を絶縁物で覆つて電気的アイソレイシ
ヨンを行うことが重要である。しかし各画素とそ
の画素を構成する半導体とを1:1で対応させた
時、その製造工程におけるフオトマスク数は4種
類を必要としてしまつた。
このフオトマスクは1回行うと、その工程にお
いて7工程(レジストコート、ベーク、パターニ
ング、現像、レジストの一部除去、被加工物の選
択エツチ、レジスト除去)を必要としてしまい、
製造歩留りを下げるのにきわめて大きな支障とな
つてしまつていた。このため、マスク合わせ数は
2種類に1回のみであつて、かつ隣合う画素同志
のクロストークを完全に防止し得る半導体装置の
構造が求められていた。
いて7工程(レジストコート、ベーク、パターニ
ング、現像、レジストの一部除去、被加工物の選
択エツチ、レジスト除去)を必要としてしまい、
製造歩留りを下げるのにきわめて大きな支障とな
つてしまつていた。このため、マスク合わせ数は
2種類に1回のみであつて、かつ隣合う画素同志
のクロストークを完全に防止し得る半導体装置の
構造が求められていた。
「問題を解決するための手段」
本発明はかかる問題を解決するため、基板上に
複数のアクテイブ素子型画素をマトリツクス状に
設けた表示装置において、各画素は、第1の電
極、非線型材料、第2の電極の積層からなる非線
型素子と、該素子の前記第2の電極に連結した画
素電極となる第3の電極とを有し、 前記第1の電極は、各画素に設けられた複数の
前記第3の電極にわたつて設けられ、かつ前記第
1の電極と前記第3の電極が重なる部分に前記非
線型素子が設けられたことを特徴とする表示装置
であり、さらに各画素の第2の電極と該電極下の
非線型材料とは概略同一形状を有して設けられて
いることを特徴とする表示装置である。
複数のアクテイブ素子型画素をマトリツクス状に
設けた表示装置において、各画素は、第1の電
極、非線型材料、第2の電極の積層からなる非線
型素子と、該素子の前記第2の電極に連結した画
素電極となる第3の電極とを有し、 前記第1の電極は、各画素に設けられた複数の
前記第3の電極にわたつて設けられ、かつ前記第
1の電極と前記第3の電極が重なる部分に前記非
線型素子が設けられたことを特徴とする表示装置
であり、さらに各画素の第2の電極と該電極下の
非線型材料とは概略同一形状を有して設けられて
いることを特徴とする表示装置である。
本発明の構成においては、非線型素子の一方の
電極(第2の電極)に接続された画素電極である
第3の電極を横切るようにして非線型素子の別の
もう一方の電極(第1の電極)が設けられてお
り、この第3の電極(画素電極)を第1の電極が
横切る部分すなわち第3の電極と第1の電極が重
なる部分に非線型素子が設けられていることを特
徴とするものである。
電極(第2の電極)に接続された画素電極である
第3の電極を横切るようにして非線型素子の別の
もう一方の電極(第1の電極)が設けられてお
り、この第3の電極(画素電極)を第1の電極が
横切る部分すなわち第3の電極と第1の電極が重
なる部分に非線型素子が設けられていることを特
徴とするものである。
また、非線型素子の第1の電極は、複数の第3
の電極(画素電極)にわたつて設けられている。
の電極(画素電極)にわたつて設けられている。
すなわち第4図Aに示されるように複数の画素
電極を横切るようにしてマトリツクスの一方の配
線である第1の電極は設けられているのである。
電極を横切るようにしてマトリツクスの一方の配
線である第1の電極は設けられているのである。
また、必要に応じて非線型素子の一方の電極で
ある第2の電極下に半導体とその下の第1の電極
とを覆つて絶縁物を設けてアイソレイシヨンをさ
せている。
ある第2の電極下に半導体とその下の第1の電極
とを覆つて絶縁物を設けてアイソレイシヨンをさ
せている。
その結果、マスク合わせはセルフアライン工程
を用いるため、2回のみでよく、かつ隣合つた画
素間のリード上方には半導体が残存せず、結果と
してクロストークを完全に防ぐことができた。
を用いるため、2回のみでよく、かつ隣合つた画
素間のリード上方には半導体が残存せず、結果と
してクロストークを完全に防ぐことができた。
加えて半導体はその側周辺(上下は電極)が絶
縁物で覆われ、パツシベイシヨンされている。ま
たこのパツシベイシヨン膜が画素間のクロストー
クの防止を同時に行つている。
縁物で覆われ、パツシベイシヨンされている。ま
たこのパツシベイシヨン膜が画素間のクロストー
クの防止を同時に行つている。
またこの発明に用いられる非線型素子は非単結
晶半導体を用い、その材料構成はSi(N)−SixC1-x
(0<X≦1)(I)−Si(N)構造、Si(NIPIN)構造
またはSi(N)−SixC1-x(0<X<1)(I)−SixC1-x
(0<X≦1)(I)−SixC1-x(0<X<1)(I)−Si
(N)構造(但し、NはN型、Iは真性または実質的
に真性、PはP型、(I)はバリア層を示す)または
そのタンデム型積層構造および変形構造を有せし
めたことを主としている。
晶半導体を用い、その材料構成はSi(N)−SixC1-x
(0<X≦1)(I)−Si(N)構造、Si(NIPIN)構造
またはSi(N)−SixC1-x(0<X<1)(I)−SixC1-x
(0<X≦1)(I)−SixC1-x(0<X<1)(I)−Si
(N)構造(但し、NはN型、Iは真性または実質的
に真性、PはP型、(I)はバリア層を示す)または
そのタンデム型積層構造および変形構造を有せし
めたことを主としている。
かかる本発明に用いる非線型素子は、一対の電
極(第1および第2の電極)とはそれぞれオーム
接触性を有するが、逆向整流特性を構成する複合
ダイオードを有する素子よりなるもので、その代
表例はN型半導体−型(以下真性または実質的
に真性という)半導体−N型半導体を積層して設
けたNIN構造、即ちNI接合とIN接合とが電気的
に逆向きに連結され、かつ半導体として一体化し
たNIN接合を有する半導体をはじめ、その変形
であるNN-N、NP-N、NIPIN、NIP-INまたは
NIP+IN構造を有せしめた複合ダイオード(以下
簡単のためこれらをまとめてNIN型ダイオード
という)である。
極(第1および第2の電極)とはそれぞれオーム
接触性を有するが、逆向整流特性を構成する複合
ダイオードを有する素子よりなるもので、その代
表例はN型半導体−型(以下真性または実質的
に真性という)半導体−N型半導体を積層して設
けたNIN構造、即ちNI接合とIN接合とが電気的
に逆向きに連結され、かつ半導体として一体化し
たNIN接合を有する半導体をはじめ、その変形
であるNN-N、NP-N、NIPIN、NIP-INまたは
NIP+IN構造を有せしめた複合ダイオード(以下
簡単のためこれらをまとめてNIN型ダイオード
という)である。
かかる複合ダイオードのスレツシユホールド電
圧は、ダイオード特性を互いに逆向きに相対せし
め、そのビルドイン(立ち上がり)電圧(しきい
値)はNI接合(NIP接合)のNI界面またはその
近傍での導電型を決める微量のリン等の不純物、
NI界面とIP界面でのエネルギ端の高低差で決め
ることができる。このため、製造プロセスを制御
することにより、所望の素子のしきい値電圧の決
定およびしきい値以下での電流の流れにくいおよ
びしきい値以上での電流の流やすさを制御し得
る。
圧は、ダイオード特性を互いに逆向きに相対せし
め、そのビルドイン(立ち上がり)電圧(しきい
値)はNI接合(NIP接合)のNI界面またはその
近傍での導電型を決める微量のリン等の不純物、
NI界面とIP界面でのエネルギ端の高低差で決め
ることができる。このため、製造プロセスを制御
することにより、所望の素子のしきい値電圧の決
定およびしきい値以下での電流の流れにくいおよ
びしきい値以上での電流の流やすさを制御し得
る。
さらに本発明は、かかる複合ダイオードとマト
リツクスを構成するX配線またはY配線(図面で
はX配線のみのため以下X配線として代表して示
す)とその上の非線型素子とが概略同一形状を有
する1つのマスク合わせを行うのみで完成させ得
る。この本発明の構造の代表例を第4図に、また
その製造工程を第2図に示してある。
リツクスを構成するX配線またはY配線(図面で
はX配線のみのため以下X配線として代表して示
す)とその上の非線型素子とが概略同一形状を有
する1つのマスク合わせを行うのみで完成させ得
る。この本発明の構造の代表例を第4図に、また
その製造工程を第2図に示してある。
さらに、固体表示素子である例えば液晶に対し
て、交流バイアスを液晶の他方の電極(第4の電
極)、リードをY方向の配線とし、その電気的レ
ベルを制御することによりフルカラー化および階
調制御も可能であるという特徴を有する。
て、交流バイアスを液晶の他方の電極(第4の電
極)、リードをY方向の配線とし、その電気的レ
ベルを制御することによりフルカラー化および階
調制御も可能であるという特徴を有する。
「作用」
かくして、A4版またはそれ以上の大面積のマ
トリツクス化に対してもそれぞれの画素間のスト
ライプ部においてX方向のリードを絶縁物上に密
接して配設させ、かつそれぞれの画素はパツシベ
イシヨンにより隣の素子での電気的リークを除去
させることができた。加えて、X方向の合わせ精
度に対しても、第2の電極とそれに連結したリー
ドとを同じ巾とすることにより、±200μmまたは
それ以下(理論的には±3mm以内を示す)での低
い合わせ精度でプロセスが可能となつた。
トリツクス化に対してもそれぞれの画素間のスト
ライプ部においてX方向のリードを絶縁物上に密
接して配設させ、かつそれぞれの画素はパツシベ
イシヨンにより隣の素子での電気的リークを除去
させることができた。加えて、X方向の合わせ精
度に対しても、第2の電極とそれに連結したリー
ドとを同じ巾とすることにより、±200μmまたは
それ以下(理論的には±3mm以内を示す)での低
い合わせ精度でプロセスが可能となつた。
加えて、第1図、第4図に示すごとく、液晶の
他方のY配線および電極を3分割し、それぞれの
電極またはそれぞれのアクテイブ素子に対応して
赤(Rという)、緑(Gという)、青(Bという)
のフイルタを通すことにより、そのレベルに対し
独立に電圧をY軸として加えることができる。そ
のため、R、G、Bに対する階調を行うことがで
きるという特徴を有する。
他方のY配線および電極を3分割し、それぞれの
電極またはそれぞれのアクテイブ素子に対応して
赤(Rという)、緑(Gという)、青(Bという)
のフイルタを通すことにより、そのレベルに対し
独立に電圧をY軸として加えることができる。そ
のため、R、G、Bに対する階調を行うことがで
きるという特徴を有する。
以下に実施例に従つて本発明を説明する。
実施例 1
第1図は本発明の固体表示装置を用いた回路図
を示す。
を示す。
図面において、画素は非線型素子2の電極2
(第2の電極)より液晶3の一方の電極23(第
3の電極)に連結している。非線型素子はクロツ
ク信号を与えるX配線のアドレス線4,5に第1
の電極21により連結している。他方、液晶3の
第4の電極24はY配線のデータ線6,7に連結
している。Y配線は1つの第3の電極23に対応
して3分割された第4の電極24(第1図、第4
図Cにおける6−1,6−2,6−3即ち6また
は24)は対抗した他の透光性絶縁基板、代表的
にはガラス基板(第4図Cにおける20′)側に
それぞれ対応して連結させている。そしてこの第
4の電極14はR(赤)、G(緑)、B(青)のフイ
ルタを有しており、フルカラー化を施している。
(第2の電極)より液晶3の一方の電極23(第
3の電極)に連結している。非線型素子はクロツ
ク信号を与えるX配線のアドレス線4,5に第1
の電極21により連結している。他方、液晶3の
第4の電極24はY配線のデータ線6,7に連結
している。Y配線は1つの第3の電極23に対応
して3分割された第4の電極24(第1図、第4
図Cにおける6−1,6−2,6−3即ち6また
は24)は対抗した他の透光性絶縁基板、代表的
にはガラス基板(第4図Cにおける20′)側に
それぞれ対応して連結させている。そしてこの第
4の電極14はR(赤)、G(緑)、B(青)のフイ
ルタを有しており、フルカラー化を施している。
このX配線は同一絶縁基板代表的にはガラス基
板(第4図B,C,Dにおける20)上に設けら
れている。その結果、クロストーク33がおきに
くく、この部分の抵抗を109Ω以上、好ましくは
1010Ω以上とすることが本発明の目的である。
板(第4図B,C,Dにおける20)上に設けら
れている。その結果、クロストーク33がおきに
くく、この部分の抵抗を109Ω以上、好ましくは
1010Ω以上とすることが本発明の目的である。
かかる絵素をマトリツクス構成せしめ、図面で
は2×2×3(R、G、B)を示した。しかし本
発明はかかる小マトリツクスではなく、スケー
ル・アツプした表示装置例えば(画素640×3
(R、G、B)×200または512)といつた大きなマ
トリツクスのパネルに対し有効である。
は2×2×3(R、G、B)を示した。しかし本
発明はかかる小マトリツクスではなく、スケー
ル・アツプした表示装置例えば(画素640×3
(R、G、B)×200または512)といつた大きなマ
トリツクスのパネルに対し有効である。
かくの如き複合ダイオードを用いた画素の一部
である非線型素子の製造工程およびその特性の例
を第2図、第3図に示している。
である非線型素子の製造工程およびその特性の例
を第2図、第3図に示している。
この第2図の製造工程は、第4図Aにおける3
0の領域を特に拡大して製造する場合に対応して
いる。
0の領域を特に拡大して製造する場合に対応して
いる。
第2図A,B,C,D−2は第4図C−C′の縦
断面図に対応している。第2図D−1は第4図に
おけるA−A′の縦断面図に対応し、その素子構
造を示している。
断面図に対応している。第2図D−1は第4図に
おけるA−A′の縦断面図に対応し、その素子構
造を示している。
第2図Aにおいて、透光性絶縁基板として無ア
ルカリガラス20を用いた。この上面にスパツタ
法または電子ビーム蒸着法により導電膜であるア
ルミニユーム11とその上のクロム膜12を0.1
〜0.5μおよび500〜1500Åの厚さにそれぞれ形成
した。
ルカリガラス20を用いた。この上面にスパツタ
法または電子ビーム蒸着法により導電膜であるア
ルミニユーム11とその上のクロム膜12を0.1
〜0.5μおよび500〜1500Åの厚さにそれぞれ形成
した。
この後、これらの全面にプラズマ気相反応法を
用いてNIN(N(I)I(I)N、NIPIN、N(I)IPI(I)N
を含む)構造を有する非単結晶半導体よりなる複
合ダイオードを形成した。即ち、N型半導体をシ
ランに13.56MHzの高周波グロー放電を行うこと
によつて、200〜300℃に保持された基板上の被形
成面上にアモルフアス構造を有する非単結晶半導
体を作る。その電気伝導度は、10-7〜10-4(Ωcm)
-1を有し、50〜500Åの厚さとした。さらに次に、
10-6〜10-7torrまで、十分真空引きをした。さら
に、シラン(SimH2n+2例えばm=1のSiH4)を
用い、I型の非単結晶半導体を500Å〜1μの厚さ
に例えば0.1μmの厚さに、N型半導体上に積層し
て形成した。さらに、10-6〜10-7torrまで十分真
空引きをした。再び、B2H6/SiH4=0.1%として
P型半導体を100〜500Å、例えば200Å形成させ
た。同様にI型半導体層(500〜〜2000Å)、さら
にその上にN型半導体を50〜500Åの厚さに積層
してNIPIN接合またはN(I)IPI(I)N接合((I)はバ
リア層(厚さ5〜50Å)であるが以下簡単のため
省略する)とした。
用いてNIN(N(I)I(I)N、NIPIN、N(I)IPI(I)N
を含む)構造を有する非単結晶半導体よりなる複
合ダイオードを形成した。即ち、N型半導体をシ
ランに13.56MHzの高周波グロー放電を行うこと
によつて、200〜300℃に保持された基板上の被形
成面上にアモルフアス構造を有する非単結晶半導
体を作る。その電気伝導度は、10-7〜10-4(Ωcm)
-1を有し、50〜500Åの厚さとした。さらに次に、
10-6〜10-7torrまで、十分真空引きをした。さら
に、シラン(SimH2n+2例えばm=1のSiH4)を
用い、I型の非単結晶半導体を500Å〜1μの厚さ
に例えば0.1μmの厚さに、N型半導体上に積層し
て形成した。さらに、10-6〜10-7torrまで十分真
空引きをした。再び、B2H6/SiH4=0.1%として
P型半導体を100〜500Å、例えば200Å形成させ
た。同様にI型半導体層(500〜〜2000Å)、さら
にその上にN型半導体を50〜500Åの厚さに積層
してNIPIN接合またはN(I)IPI(I)N接合((I)はバ
リア層(厚さ5〜50Å)であるが以下簡単のため
省略する)とした。
この後、この上面に、クロム(500〜1500Å)
15を電子ビーム蒸着法またはスパツタ法により
0.1〜0.2μmの厚さに積層した。
15を電子ビーム蒸着法またはスパツタ法により
0.1〜0.2μmの厚さに積層した。
さらに、第2図Bに示す如く、第1のフオトマ
スクにより周辺部26が垂直になるように異方
性プラズマエツチを行つた。次にこれら全面に対
し例えば200℃にて半導体にプラズマ酸化を行、
固相−気相酸化による酸化珪素の作製を行つた。
次にこれらの全面に窒化珪素または酸化珪素29
を0.1〜0.5μの厚さにプラズマCVD法によりコー
テイング(特に側面26のコーテイング)を行つ
た。
スクにより周辺部26が垂直になるように異方
性プラズマエツチを行つた。次にこれら全面に対
し例えば200℃にて半導体にプラズマ酸化を行、
固相−気相酸化による酸化珪素の作製を行つた。
次にこれらの全面に窒化珪素または酸化珪素29
を0.1〜0.5μの厚さにプラズマCVD法によりコー
テイング(特に側面26のコーテイング)を行つ
た。
次に第2図Cに示す如く、この絶縁物に対し異
方性プラズマエツチを行い、半導体2、第1の電
極21の側面26を覆つて絶縁物28を残し、他
の第2の電極15上および基板20上を除去し
た。かくして第2図Cを得た。
方性プラズマエツチを行い、半導体2、第1の電
極21の側面26を覆つて絶縁物28を残し、他
の第2の電極15上および基板20上を除去し
た。かくして第2図Cを得た。
次にこの第2図Cの上面全面にCTFをITOま
たは酸化スズにより0.1〜0.5μの厚さに形成せし
めた。さらに第2のフオトマスクによりこの
CTFを選択エツチングをした。加えてこのCTF
23が液晶の画素用第3の電極を構成するが、こ
のCTFをマスクとして画素間31の不要の半導
体をD−1に示す如く除去した。かくして、第2
図D−1,D−2を得た。
たは酸化スズにより0.1〜0.5μの厚さに形成せし
めた。さらに第2のフオトマスクによりこの
CTFを選択エツチングをした。加えてこのCTF
23が液晶の画素用第3の電極を構成するが、こ
のCTFをマスクとして画素間31の不要の半導
体をD−1に示す如く除去した。かくして、第2
図D−1,D−2を得た。
さらにこの後この半導体の31の側面に対して
も29と同様の絶縁物28を形成してもよい。
も29と同様の絶縁物28を形成してもよい。
またマスク数を増やすならば、第2図Cにおい
て1まいのマスクを用いて側面およびその近傍を
通常のプラズマエツチ法を用いて残す方法を用い
ることも可能である。しかしかかる場合は必要な
マスク使用数は3まいとなつてしまう。
て1まいのマスクを用いて側面およびその近傍を
通常のプラズマエツチ法を用いて残す方法を用い
ることも可能である。しかしかかる場合は必要な
マスク使用数は3まいとなつてしまう。
即ち、第2図において、ガラス基板20上のア
ルミニユーム及びクロムよりなる第1の電極2
1、NIPINまたはNIN半導体積層体よりなる複
合ダイオード2、クロムの第2の電極15、さら
にこの第2の電極に密接して透光性導電膜よりな
る第3の電極23を半導体積層体2をまたがるよ
うにして設けた。
ルミニユーム及びクロムよりなる第1の電極2
1、NIPINまたはNIN半導体積層体よりなる複
合ダイオード2、クロムの第2の電極15、さら
にこの第2の電極に密接して透光性導電膜よりな
る第3の電極23を半導体積層体2をまたがるよ
うにして設けた。
結果として、第3図に示す如き非線型特性3
1,32を第2図に対応して有せしめることがで
き得る 実施例 2 第4図に本発明の構成を示すが、第1図におけ
る破線で囲んだ領域1での平面図A及び縦断面図
B,C,Dが示されている。
1,32を第2図に対応して有せしめることがで
き得る 実施例 2 第4図に本発明の構成を示すが、第1図におけ
る破線で囲んだ領域1での平面図A及び縦断面図
B,C,Dが示されている。
さらに、第4図B,C,DはAにおけるそれぞ
れA−A′,B−B′,C−C′での縦断面図を記す。
加えて、第4図Cは液晶3および上側電極6,7
および基板20′をも示しているが、他のA,B,
Dは非線型素子を有する側のみを簡単のため示し
た。
れA−A′,B−B′,C−C′での縦断面図を記す。
加えて、第4図Cは液晶3および上側電極6,7
および基板20′をも示しているが、他のA,B,
Dは非線型素子を有する側のみを簡単のため示し
た。
この素子の製造方法は実施例1と同様である。
即ち、第1のマスクにより第1の電極21およ
びそれに連結したリードおよびその上に同一形状
の半導体2および第2の電極15構成する導体を
巾20μで構成せしめる。
即ち、第1のマスクにより第1の電極21およ
びそれに連結したリードおよびその上に同一形状
の半導体2および第2の電極15構成する導体を
巾20μで構成せしめる。
さらに、これらに半導体および下側の第1電極
の側面を絶縁するためのパツシベイシヨン膜29
を構成させる。さらに上側電極上に密接して
CTFをこの積層体をまたがるように全面に形成
する。次に、第2のフオトマスクにより、
CTFの画素23,23′の部分のみエツチングし
て除去して形成(420μ×420μ)した。
の側面を絶縁するためのパツシベイシヨン膜29
を構成させる。さらに上側電極上に密接して
CTFをこの積層体をまたがるように全面に形成
する。次に、第2のフオトマスクにより、
CTFの画素23,23′の部分のみエツチングし
て除去して形成(420μ×420μ)した。
かくして第1の画素の電極22とこの隣の第2
の画素の電極22′さらにその間のリード4(第
4図B)とを同じ巾として横方向(図面の左右方
向)のパターンのズレに対してもセルフアライン
構成とさせることができた。そして2つの半導体
2,2′間の開溝31は半導体が除去され、リー
ドが基板20上に設けられている。即ち2つの半
導体2,2′は絶縁物28,28′によりアイソレ
イトされているため、クロストークを伴ないにく
い等価抵抗を109Ω以上の実質的に無限大として
除去することができた。
の画素の電極22′さらにその間のリード4(第
4図B)とを同じ巾として横方向(図面の左右方
向)のパターンのズレに対してもセルフアライン
構成とさせることができた。そして2つの半導体
2,2′間の開溝31は半導体が除去され、リー
ドが基板20上に設けられている。即ち2つの半
導体2,2′は絶縁物28,28′によりアイソレ
イトされているため、クロストークを伴ないにく
い等価抵抗を109Ω以上の実質的に無限大として
除去することができた。
さらに第2の電極は当初の位置を中央部にせん
とすると、その上下に±200μ(最大)ずれても非
線型素子の電極面積が不変であり、電気特性(電
流値)にまつたく影響を与えず、パターン化が可
能である。即ち640×512の素子における例えばガ
ラス基板(30cm×20cm)の上右端と下左端とがマ
スクのずれをおこして、従来の10倍ものズレ、例
えば一方が+側に200μ他方が−側に200μずれた
悪い精度でもマスク合わせが可能となつた。
とすると、その上下に±200μ(最大)ずれても非
線型素子の電極面積が不変であり、電気特性(電
流値)にまつたく影響を与えず、パターン化が可
能である。即ち640×512の素子における例えばガ
ラス基板(30cm×20cm)の上右端と下左端とがマ
スクのずれをおこして、従来の10倍ものズレ、例
えば一方が+側に200μ他方が−側に200μずれた
悪い精度でもマスク合わせが可能となつた。
さらに第4図Bより明らかなごとく、1つの画
素を制御する素子の第2の電極22と、隣の画素
を制御する素子の第2の電極22′との間に存在
するクロストーク的な抵抗33は、15μもの間隔
を半導体が残存することなく絶縁物分離をして有
しているため、高抵抗型の1010Ω以上(リード4
の巾が20μmの場合)を有していた。
素を制御する素子の第2の電極22と、隣の画素
を制御する素子の第2の電極22′との間に存在
するクロストーク的な抵抗33は、15μもの間隔
を半導体が残存することなく絶縁物分離をして有
しているため、高抵抗型の1010Ω以上(リード4
の巾が20μmの場合)を有していた。
さらに相対する液晶の他方の第4の電極24,
24′、リード6,7は他の第1のマスクによ
りY方向の配線として形成させた。
24′、リード6,7は他の第1のマスクによ
りY方向の配線として形成させた。
この後、このY方向の配線のそれぞれに対し、
公知の電着法によりこの電極6−1,7−1に対
し赤のフイルタを、6−2,7−2に対し緑のフ
イルタを、6−3,7−3に対し青のフイルタ
を、形成せしめた。その後、ポリイミド例えば
PIQをコートし、保護膜とするとともに、この
PIQに配向処理を施した。
公知の電着法によりこの電極6−1,7−1に対
し赤のフイルタを、6−2,7−2に対し緑のフ
イルタを、6−3,7−3に対し青のフイルタ
を、形成せしめた。その後、ポリイミド例えば
PIQをコートし、保護膜とするとともに、この
PIQに配向処理を施した。
このフルカラー化に対し、電着法ではなく、染
色法を用いてもよい。この方法はガラス基板にま
ずR、G、Bのフイルタを形成し、さらにパツシ
ベイシヨン膜を作り、この膜に6−1,6−2,
6−3,7−1…と3分割させて電極を形成させ
た。
色法を用いてもよい。この方法はガラス基板にま
ずR、G、Bのフイルタを形成し、さらにパツシ
ベイシヨン膜を作り、この膜に6−1,6−2,
6−3,7−1…と3分割させて電極を形成させ
た。
かくすることにより、1つの下側電極に対応し
て3つの電極を設けることができた。
て3つの電極を設けることができた。
以上のことより、この面に1つのアクテイブ絵
素を形成するのに3種類のマスクを用いるのみで
すみ、特にその場合、重合わせマスクは2枚(1
回)のみでよいという特長を有する。
素を形成するのに3種類のマスクを用いるのみで
すみ、特にその場合、重合わせマスクは2枚(1
回)のみでよいという特長を有する。
さらに、対抗する他の絶縁基板20′を約6〜
10μの巾に離間させ、その〓間を真空引きをした
後、公知の液晶10を封入した。
10μの巾に離間させ、その〓間を真空引きをした
後、公知の液晶10を封入した。
表示パネルとしては、この後反射型では反射板
を、透過型では裏面側に光源を設け、さらに第1
図に示す周辺回路8,9をプリント基板に配設
し、このプリント基板のリードと表示素子の各リ
ードとを対応させて連結した。
を、透過型では裏面側に光源を設け、さらに第1
図に示す周辺回路8,9をプリント基板に配設
し、このプリント基板のリードと表示素子の各リ
ードとを対応させて連結した。
かくして3枚のみのマスクでアクテイブ素子型
のパネルをパターニングさせることが可能となつ
た。
のパネルをパターニングさせることが可能となつ
た。
「効果」
本発明は以上に示す如く、非線型素子と液晶よ
りなる画素と隣の画素との間をクロストークを除
去するに加え、アクテイブ素子を有する側の基板
作製に必要なフオトマスク数は2枚でよく、加え
て、非線型素子の電極面積(所定の電圧を加える
時の電流値)は矩形電極の中央部より上下に最大
±200μmもずれてもまた左右には数mmずれても
変化することがなく、一定の非線型特性を有し、
マトリツクス全体へのアクテイブ駆動の電気特性
へのバラツキを防ぐことができた。
りなる画素と隣の画素との間をクロストークを除
去するに加え、アクテイブ素子を有する側の基板
作製に必要なフオトマスク数は2枚でよく、加え
て、非線型素子の電極面積(所定の電圧を加える
時の電流値)は矩形電極の中央部より上下に最大
±200μmもずれてもまた左右には数mmずれても
変化することがなく、一定の非線型特性を有し、
マトリツクス全体へのアクテイブ駆動の電気特性
へのバラツキを防ぐことができた。
交流駆動方式であり、特にそのダイオードのし
きい値を気相反応法を用いた半導体層の積層時に
おけるプロセス条件により制御し得るため、階調
制御がしやすいという特徴と有する。
きい値を気相反応法を用いた半導体層の積層時に
おけるプロセス条件により制御し得るため、階調
制御がしやすいという特徴と有する。
本発明において、非線型素子NIN接合または
NIPIN接合とした。
NIPIN接合とした。
さらにこれをタンデムを設けるNIPIN,
NIPINIPIN接合としてしきい値を高くしてもよ
い。
NIPINIPIN接合としてしきい値を高くしてもよ
い。
しかし他方、PIN接合を複数ケ並列に設けるダ
イオード・リング、または直列に設けるBACK
−TO−BACK方式、その他ツエナ特性またはア
バランシエ特性を用いた第3図の原点対称特性を
有する他の非線型半導体装置に対しても本発明は
有効である。本発明において、非線型素子が非感
光性である場合は、第1の電極を透光性導電膜の
みとしそれに密接して半導体を設けることが可能
である。また感光性であり、かつ素子の暗状態を
利用せんする時は、矩形状の透光性導電膜と半導
体との間には遮光用導体例えばクロムを半導体と
同一形状に設けることが必要であることはいうま
でもない。もちろん非線型素子が感光性を有し、
かつその感光特性を利用する場合もその応用に従
つて本発明を適用すればよい。
イオード・リング、または直列に設けるBACK
−TO−BACK方式、その他ツエナ特性またはア
バランシエ特性を用いた第3図の原点対称特性を
有する他の非線型半導体装置に対しても本発明は
有効である。本発明において、非線型素子が非感
光性である場合は、第1の電極を透光性導電膜の
みとしそれに密接して半導体を設けることが可能
である。また感光性であり、かつ素子の暗状態を
利用せんする時は、矩形状の透光性導電膜と半導
体との間には遮光用導体例えばクロムを半導体と
同一形状に設けることが必要であることはいうま
でもない。もちろん非線型素子が感光性を有し、
かつその感光特性を利用する場合もその応用に従
つて本発明を適用すればよい。
第1図は本発明の応用例である液晶表示パネル
の回路図を示す。第2図は、非線型素子である複
合ダイオードの製造工程を示す一方の縦断面図で
ある。第3図は、非線型素子である複合ダイオー
ドの動作特性を示す。第4図は本発明の実施例で
ある表示パネルの平面図および縦断面図を示す。
の回路図を示す。第2図は、非線型素子である複
合ダイオードの製造工程を示す一方の縦断面図で
ある。第3図は、非線型素子である複合ダイオー
ドの動作特性を示す。第4図は本発明の実施例で
ある表示パネルの平面図および縦断面図を示す。
Claims (1)
- 【特許請求の範囲】 1 基板上に複数のアクテイブ素子型画素をマト
リツクス状に設けた表示装置において、各画素
は、第1の電極、非線型材料、第2の電極の積層
から成る非線型素子と、該素子の前記第2の電極
に連結した画素電極となる第3の電極とを有し、 前記第1の電極は、各画素に設けられた複数の
前記第3の電極にわたつて設けられ、かつ前記第
1の電極と前記第3の電極が重なる部分に前記非
線型素子が設けられたことを特徴とする表示装
置。 2 特許請求の範囲第1項において、各画素の第
2の電極と該電極下の非線型材料とは概略同一形
状を有して設けられていることを特徴とする表示
装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238986A JPS61117522A (ja) | 1984-11-12 | 1984-11-12 | 表示装置 |
| KR1019850008495A KR900006938B1 (ko) | 1984-11-12 | 1985-11-12 | 액정표시판 및 그 제조방법 |
| EP85308217A EP0184341B1 (en) | 1984-11-12 | 1985-11-12 | Liquid crystal display panel and manufacturing method thereof |
| KR1019850008495A KR860004326A (ko) | 1984-11-12 | 1985-11-12 | 액정표시판 및 그 제조방법 |
| DE85308217T DE3587737T2 (de) | 1984-11-12 | 1985-11-12 | Flüssigkristallanzeigeschirm und Verfahren zu seiner Herstellung. |
| CN85109301.9A CN1003959B (zh) | 1984-11-12 | 1985-11-12 | 液晶显示板及其制造法 |
| US07/092,594 US4828363A (en) | 1984-11-12 | 1987-09-03 | Liquid crystal display panel and manufacturing method thereof |
| US07/092,532 US4846558A (en) | 1984-11-12 | 1987-09-03 | Liquid crystal display panel and manufacturing method thereof |
| US07/140,939 US4850679A (en) | 1984-11-12 | 1987-12-28 | Liquid crystal display panel and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238986A JPS61117522A (ja) | 1984-11-12 | 1984-11-12 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117522A JPS61117522A (ja) | 1986-06-04 |
| JPH0558170B2 true JPH0558170B2 (ja) | 1993-08-25 |
Family
ID=17038224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238986A Granted JPS61117522A (ja) | 1984-11-12 | 1984-11-12 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117522A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130081A (en) * | 1981-02-06 | 1982-08-12 | Matsushita Electric Industrial Co Ltd | Liquid crystal picture display device |
-
1984
- 1984-11-12 JP JP59238986A patent/JPS61117522A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117522A (ja) | 1986-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0169385B1 (ko) | 블랙 매트릭스 구조가 가능한 액정용 박막 트랜지스터 기판 및 그 제조방법 | |
| JP5379824B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| US6303946B1 (en) | Thin film transistor substrate and liquid crystal display unit having a low-resistance silicon compound film | |
| KR100321925B1 (ko) | 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판 | |
| JPH03148636A (ja) | アクティブマトリクス型液晶表示素子の製造方法 | |
| JP2601263B2 (ja) | 能動マトリクスのデイスプレイスクリーンおよびその製造方法 | |
| JP3708593B2 (ja) | 液晶表示装置、及びその製造方法 | |
| JP2758410B2 (ja) | マトリクス型表示装置 | |
| KR20050001710A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| JP2001021916A (ja) | マトリクスアレイ基板 | |
| KR100848108B1 (ko) | 액정 표시 장치, 그의 박막 트랜지스터 기판 및 그 제조방법 | |
| KR100646781B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| JPH0558170B2 (ja) | ||
| KR100740927B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| JP3294509B2 (ja) | 液晶表示装置 | |
| JPH0558169B2 (ja) | ||
| JPS61117521A (ja) | 半導体装置作製方法 | |
| KR100973809B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| JPH0462569B2 (ja) | ||
| JPS6190190A (ja) | 半導体装置 | |
| JPS61169883A (ja) | 液晶表示装置 | |
| JPH04268536A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH04229827A (ja) | 液晶表示装置 | |
| JPS61151615A (ja) | 半導体装置 | |
| JPH07270823A (ja) | 液晶表示装置 |