JPH0562283B2 - - Google Patents
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- JPH0562283B2 JPH0562283B2 JP58026642A JP2664283A JPH0562283B2 JP H0562283 B2 JPH0562283 B2 JP H0562283B2 JP 58026642 A JP58026642 A JP 58026642A JP 2664283 A JP2664283 A JP 2664283A JP H0562283 B2 JPH0562283 B2 JP H0562283B2
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- G01—MEASURING; TESTING
- G01G—WEIGHING
- G01G23/00—Auxiliary devices for weighing apparatus
- G01G23/18—Indicating devices, e.g. for remote indication; Recording devices; Scales, e.g. graduated
- G01G23/36—Indicating the weight by electrical means, e.g. using photoelectric cells
- G01G23/37—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting
- G01G23/3707—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting using a microprocessor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
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- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
<産業上の利用分野>
開示技術は、電子秤におけるA/D変換器の改
良に関する。
<従来技術>
電子秤には、秤量や計量精度等が相違する種々
のタイプのものがある。このため従来から、多種
少量生産による製造コストの高騰を避けるため、
例えば重量センサとしては、同一タイプのロード
セルを使用し、またその出力アナログ信号をデジ
タル信号に変換するA/D変換器も同一タイプの
ものを使用して、使用部品の共通化と部品点数の
削減化とを図つている。
ところが、A/D変換器の分解能を落とさずに
秤量値を変更しようとすると、当該A/D変換器
に対する入力レベルの調整が必要となり、このた
め従来では、各仕様に応じたアンプ回路を必要と
した。例えば、20Kgのものを載荷した時の出力電
圧が20mvになるように設計されたロードセル
と、入力電圧の最大値が2vに設計された二重積
分型A/D変換器とを用いて、秤量がそれぞれ5
Kg、10Kg、20Kgの電子秤を製造する場合、秤量20
Kgのものでは100倍の増幅度を持つたアンプ回路
を必要とし、秤量10Kgのものでは200倍の増幅度
を持つたアンプ回路を必要とし、さらに秤量5Kg
のものでは400倍の増幅度を持つたアンプ回路を
必要とした。
このように、従来では各秤量に応じたアンプ回
路を必要とし、この点における単一化への改善が
要望されていた。
<発明の目的>
この発明は、このような要望に応えるために成
されたもので、A/D変換器の変換精度を落とさ
ずに、しかもその前段に配設されるアンプ回路を
変更しなくても、秤量の異なる各種の電子秤に簡
単に変更することができ、それ故に製造コストを
低減することがでできる新たな電子秤を提供する
ことを目的とする。
<発明の構成>
この発明は、上記目的を達成するために次のよ
うな技術的手段を講じたものである。即ち、第一
の発明は、重量センサと、該センサから出力され
るアナログ信号を入力し、これを積分してそのア
ナログ信号レベルに応じたデジタル信号を出力す
る二重積分型A/D変換器とを備えてなる電子秤
において、上記A/D変換器におけるアナログ信
号の積分時間を、マイクロコンピユータのプログ
ラムで設定したソフト・タイマにより、当該秤の
秤量に応じて制御するように構成したものであ
り、また、第二の発明は、第一の発明と同様な電
子秤において、異なる複数の積分時間を記憶した
メモリと、当該複数の積分時間から所望のものを
選択する選択手段と、選択された積分時間で作動
するソフト・タイマとを設け、該ソフト・タイマ
により、上記A/D変換器におけるアナログ信号
の積分時間を当該秤の秤量に応じて制御するよう
に構成したものであり、さらに第三の発明は、同
じく第一の発明と同様の電子秤において、積分時
間を手動の操作によつて設定する設定手段と、設
定された積分時間で作動するソフト・タイマとを
設け、該ソフト・タイマにより、上記A/D変換
器におけるアナログ信号の積分時間を当該秤の秤
量に応じて制御するように構成したものである。
<実施例の構成>
以下、各発明の電子秤の実施例を図面に基づい
て説明する。
第1図、第2図、第3図は、それぞれ第一、第
二、第三の発明の各実施例のブロツク図である。
尚、これらの図では、同一態様部分については
同一符号を用いているので、この同一部分につい
ての説明は、一実施例についてのみ行い、各図に
ついての重複した説明は省略するものとする。
これらの図において、Aはロードセルからなる
重量センサ、Bは当該センサAの出力信号を増幅
するアンプ回路、C1,C2,C3はそれぞれ二
重積分型A/D変換器、Dは当該A/D変換器C
1,C2,C3のマイクロコンピユータ〔以下
CPUと称する〕5a〜5cによつて制御される
表示器、Eは上記CPU5a〜5cに単価、単量、
風袋重量等を設定する入力手段である。
上記二重積分型A/D変換器C1,C2,C3
は、アナログスイツチ1と、積分器2と、比較器
3と、カウンタ4と、上記CPU5a〜5cと、
上記カウンタ4並びにCPU5a〜5cを駆動す
るクロツク発振器6とから構成される。
アナログスイツチ1は、基準電圧(Vref)、ア
ンプ出力電圧(アナログ信号)、接地電圧をそれ
ぞれ選択的に積分器2に入力するように構成され
ており、またそのスイツチの切り換え制御は、
CPU5a〜5cからの切り換え指令Saと、比較
器3からのカウントストツプ信号Sbとに基づい
て行われるように構成されている。即ち、比較器
3からカウントストツプ信号Sbが出力されると、
アナログスイツチ1の接点がc端子に切り換わつ
て積分器2のオフセツト補正が行われ、次に
CPU5a〜5cから切り換え指令Saが出力され
ると、今度は上記スイツチ1の接点がa端子に切
り換わつて、アナログ信号の積分が開始される。
次にCPU5a〜5cから切り換え指令Saが出力
されると、今度は上記接点がb端子に切り換わ
り、これによりアナログ信号の積分から基準電圧
(Vref)による逆積分に切り換わる。そして、積
分器2の出力電圧が当初の積分開始電圧になる
と、比較器3からカウントストツプ信号Sbが出
力され、これにより上記接点がc端子に切り換わ
つて、次の切り換え指令Saが出力されるまでの
間、上記積分器2のオフセツト補正が行われる。
このような動作は、CPU5a〜5cに設定した
ソフト・タイマと指令により一定周期で繰り返し
行われる。
比較器3は、積分器2の出力電圧が当初の積分
開始電圧になると、上記アナログスイツチ1と、
カウンタ4と、CPU5a〜5cとにカウントス
トツプ信号Sbを出力するように構成されている。
カウンタ4は、逆積分開始のタイミングで出力
されるCPU5a〜5cからの指令Scでリセツト
され、同時にカウント動作を開始し、比較器3か
らのカウントストツプ信号Sbでカウント動作を
停止するように構成されている。
各CPU5a〜5cには、上記切り換え指令Sa
を所定のタイミングで出力するソフト・タイマが
備えられ、そのうち第1図のCPU5aには、当
該タイマの設定時間が固定であるソフト・タイマ
が備えられ、また第2図、第3図の各CPU5b,
5cには、その設定時間が可変であるソフト・タ
イマが備えられている。つまり、第2図のA/D
変換器C2には、異なる複数の設定時間を記憶し
たメモリ7と、当該複数の設定時間のうちから所
望のものを選択する選択手段8と、選択された設
定時間で作動するソフト・タイマとが設けられ
て、当該ソフト・タイマで上記アナログ信号の積
分時間を制御するように構成されており、また第
3図のA/D変換器C3には、上記アナログ信号
の積分時間を設定する設定手段9と、その設定時
間で作動するソフト・タイマとが設けられて、当
該ソフト・タイマで上記アナログ信号の積分時間
を制御するように構成されている。
これにより、第1図に示す電子秤においては、
上記ソフト・タイマを構成するプログラムを変更
することにより、また第2図、第3図に示す電子
秤においては、上記ソフト・タイマの設定時間を
変更することにより、それぞれ所望カウント数の
デジタル信号を得ることができる。したがつて、
当該A/D変換器C1,C2,C3の前段に配設
されるアンプ回路Bの増幅度の変更が不要にな
り、当該電子秤を秤量の異なる各種の電子秤にそ
のまま転用することが可能になる。
例えば、20Kgのものを載荷した時の出力電圧が
20mvになるように設計された重量センサAと、
増幅度が100倍のアンプ回路Bとを使用して、秤
量がそれぞれ5Kg、10Kg、20Kgの電子秤を製作す
る時は、上記アナログ信号の積分時間を次表のよ
うに設定することにより、上記A/D変換器C
1,C2,C3の最大出力カウント数を各秤にお
いて同一にすることができる。
<Industrial Application Field> The disclosed technology relates to improvement of an A/D converter in an electronic balance. <Prior Art> There are various types of electronic scales that differ in weighing capacity, weighing accuracy, and the like. For this reason, in order to avoid rising manufacturing costs due to high-mix, low-volume production,
For example, weight sensors use the same type of load cells and the same type of A/D converters that convert their output analog signals into digital signals, allowing common parts and reducing the number of parts. We are trying to make this happen. However, in order to change the weight value without reducing the resolution of the A/D converter, it is necessary to adjust the input level to the A/D converter, and for this reason, in the past, an amplifier circuit was required according to each specification. And so. For example, a load cell designed to have an output voltage of 20mV when loaded with 20Kg and a double-integration A/D converter designed to have a maximum input voltage of 2V can be used to perform weighing. are 5 each
When manufacturing Kg, 10Kg, and 20Kg electronic scales, the weighing capacity is 20
A model weighing 10 kg requires an amplifier circuit with an amplification factor of 100 times, and a model weighing 10 kg requires an amplifier circuit with an amplification factor of 200 times.
The original required an amplifier circuit with an amplification factor of 400 times. As described above, in the past, an amplifier circuit was required for each weighing amount, and there was a demand for an improvement in this respect toward unification. <Purpose of the Invention> The present invention was made in response to these demands, and it is possible to improve the accuracy of the A/D converter without reducing its conversion accuracy, and without changing the amplifier circuit disposed before the A/D converter. An object of the present invention is to provide a new electronic scale that can be easily changed to various types of electronic scales with different weighing capacities, thereby reducing manufacturing costs. <Structure of the Invention> The present invention takes the following technical means to achieve the above object. That is, the first invention provides a weight sensor and a double integration type A/D converter that inputs an analog signal output from the sensor, integrates it, and outputs a digital signal according to the analog signal level. The electronic balance is configured to control the integration time of the analog signal in the A/D converter according to the weight of the scale by a software timer set in a program of a microcomputer. In addition, a second invention provides an electronic balance similar to the first invention, including a memory storing a plurality of different integration times, a selection means for selecting a desired one from the plurality of integration times, and a selection means for selecting a desired one from the plurality of integration times. and a soft timer that operates at a certain integration time, and the software timer is configured to control the integration time of the analog signal in the A/D converter according to the weight of the scale, and further A third invention is an electronic scale similar to the first invention, which is provided with a setting means for manually setting an integration time and a software timer that operates according to the set integration time. - A timer is configured to control the integration time of the analog signal in the A/D converter according to the weight of the scale. <Configuration of Examples> Examples of electronic scales of each invention will be described below based on the drawings. FIG. 1, FIG. 2, and FIG. 3 are block diagrams of respective embodiments of the first, second, and third inventions. Note that in these figures, the same reference numerals are used for the same parts, so the description of the same parts will be given only for one embodiment, and redundant description of each figure will be omitted. In these figures, A is a weight sensor consisting of a load cell, B is an amplifier circuit that amplifies the output signal of the sensor A, C1, C2, and C3 are double-integrating A/D converters, and D is the A/D converter. converter C
1, C2, C3 microcomputer [hereinafter
5a to 5c (referred to as CPU); E indicates unit price, unit quantity,
This is an input means for setting tare weight, etc. The above double integral type A/D converter C1, C2, C3
is an analog switch 1, an integrator 2, a comparator 3, a counter 4, and the CPUs 5a to 5c,
It is composed of the counter 4 and a clock oscillator 6 that drives the CPUs 5a to 5c. The analog switch 1 is configured to selectively input the reference voltage (Vref), amplifier output voltage (analog signal), and ground voltage to the integrator 2, and the switching control of the switch is as follows:
The switching is performed based on the switching command Sa from the CPUs 5a to 5c and the count stop signal Sb from the comparator 3. That is, when the count stop signal Sb is output from the comparator 3,
The contact point of analog switch 1 is switched to the c terminal, offset correction of integrator 2 is performed, and then
When the switching command Sa is outputted from the CPUs 5a to 5c, the contact point of the switch 1 is switched to the a terminal, and the integration of the analog signal is started.
Next, when the switching command Sa is output from the CPUs 5a to 5c, the contact point is switched to the b terminal, thereby switching from integration of the analog signal to inverse integration using the reference voltage (Vref). When the output voltage of the integrator 2 reaches the initial integration start voltage, the comparator 3 outputs a count stop signal Sb, which switches the above contact to the c terminal and outputs the next switching command Sa. Until this happens, offset correction of the integrator 2 is performed.
Such operations are repeatedly performed at regular intervals by software timers and instructions set in the CPUs 5a to 5c. When the output voltage of the integrator 2 reaches the initial integration start voltage, the comparator 3 switches between the analog switch 1 and the
It is configured to output a count stop signal Sb to the counter 4 and the CPUs 5a to 5c. The counter 4 is configured to be reset by a command Sc from the CPUs 5a to 5c output at the timing of starting inverse integration, to simultaneously start counting operation, and to stop the counting operation by a count stop signal Sb from the comparator 3. has been done. Each of the CPUs 5a to 5c receives the above switching command Sa.
The CPU 5a in FIG. 1 is equipped with a soft timer that outputs the timer at a predetermined timing, and the CPU 5a in FIG. 1 is equipped with a soft timer whose set time is fixed. ,
5c is equipped with a soft timer whose setting time is variable. In other words, A/D in Figure 2
The converter C2 includes a memory 7 that stores a plurality of different setting times, a selection means 8 for selecting a desired one from among the plurality of setting times, and a soft timer that operates at the selected setting time. The A/D converter C3 in FIG. 3 includes a setting means for setting the integration time of the analog signal. 9 and a soft timer operating at a set time thereof, the soft timer is configured to control the integration time of the analog signal. As a result, in the electronic scale shown in Fig. 1,
By changing the program constituting the soft timer, or in the electronic scales shown in Figures 2 and 3, by changing the set time of the soft timer, the desired count number of digital signals can be obtained. Obtainable. Therefore,
It is no longer necessary to change the amplification degree of the amplifier circuit B disposed before the A/D converters C1, C2, and C3, and the electronic scale can be used as is for various electronic scales with different weighing capacities. Become. For example, the output voltage when a 20kg object is loaded is
Weight sensor A designed to be 20 mv,
When manufacturing electronic scales with weighing capacities of 5Kg, 10Kg, and 20Kg using amplifier circuit B with an amplification factor of 100 times, the above can be achieved by setting the integration time of the analog signal as shown in the table below. A/D converter C
The maximum output counts of 1, C2, and C3 can be made the same for each scale.
【表】
第4図は、前記表に示す各積分時間で上記A/
D変換器C1,C2,C3を動作させた場合の各
積分時間と出力カウント数との関係を示すタイム
チヤートである。
また、上記各実施例におけるCPU5a〜5c
には、上記アナログスイツチ1に対する制御動作
の他に、秤としての通常の制御動作も併せて行う
ものであるが、必要とあらば、アナログスイツチ
1の切り換え制御専用のCPUと、秤を制御する
CPUとを別個に設けることもできる。
また、ソフト・タイマの設定時間は、当該設定
時間に相当するステツプ数によつて与えられるの
で、上記メモリ7には、一定ステツプ数が上記設
定時間として記憶されている。
上記選択手段8は、適宜な切り換えスイツチで
構成され、実施に際しては、計量レンジの切換ス
イツチとして使用されるものである。また設定手
段9は、デジタルスイツチ、テンキー、或いはデ
ツプスイツチ等で構成されるもので、それはまた
スパン調整手段としても使用されるものである。
即ち、スパン調整は、基準分銅載荷時のA/D変
換器の出力カウント数を、当該分銅重量に対応す
る基準カウント数と一致させることによつて行う
ことができるので、この出力カウント数を基準カ
ウント数に一致させる調整を、上記設定手段9に
よる積分時間の調整によつて行つてやれば、秤の
スパン調整を行うことができるのである。
第5図は、以上の各実施例において、カウンタ
4の出力ポート数には制約されずに、上記A/D
変換器C1,C2,C3の出力カウント数を、即
ち当該A/D変換器の分解能を自由に上げること
ができる他の構成を示したものである。
即ち、第5図の10はカウンタ4のオーバーフ
ロー信号Sdをラツチするフリツプ・フロツプで、
上記オーバーフロー信号Sdがフリツプ・フロツ
プ10のセツト端子Sに入力されると、フリツ
プ・フロツプ10のQ出力がHレベルになり、次
にCPU5a〜5cがこのHレベルのQ出力を読
み込むと、当該カウンタ4のオーバーフロー回数
を+1して、当該フリツプ・フロツプ10をリセ
ツトするように構成されており、また上記CPU
5a〜5cは、比較器3のカウントストツプ信号
Sbを読み込むと、それまでに計数したオーバー
フロー回数と、カウンタ4の出力カウント数Se
とから総出力カウント数を算出するように構成さ
れている。これにより、カウンタ4の構成には制
約されずに、上記A/D変換器C1,C2,C3
の出力カウント数を増加させることができ、それ
に伴つて分解能も自由に上げることができる。
もつとも、カウンタ4の最上位桁を上記のオー
バーフロー信号として読み取る時は、上記のフリ
ツプ・フロツプ10を省略することができる。
<実施例の作用>
次に各実施例のCPU5a〜5cの制御動作を
説明するが、第1図に示すCPU5aの制御動作
は、第2図に示すCPU5bの制御動作に包含さ
れるので、ここでは第2図のCPU5bの制御動
作を説明することで、上記CPU5aの制御動作
の説明に代えるものとする。
第6図は、第2図に示すCPU5bの制御動作
の一例を示したフローチヤートで、イニシヤル時
には、比較器3からのカウントストツプ信号Sb
によつてアナログスイツチ1の接点がc端子に接
続されているものとする。
このような状態で制御プログラムを走らすと、
CPU5bは、選択手段8をチエツクして積分時
間の指定モードを判別し(ステツプ−1)、続い
てそれに応じた指定フラツグをセツトして(ステ
ツプ−2)、アナログスイツチ1の接点をc端子
からa端子に切り換える指令Saを出力する(ス
テツプ−3)。これによりアナログ信号の積分が
開始される。
次にCPU5bは、秤としての他の処理〔演算
処理、キー入力処理、表示処理等〕を実行しなが
ら、その処理ステツプ数から積分時間を監視し、
該積分時間が指定フラツグに対応する積分時間と
等しくなると、次のステツプ−5で、アナログス
イツチ1の接点をb端子に切り換える指令Saを
出力し、同時にカウンタ4にそのリセツトとスタ
ートを惹起させる指令Scを出力する。これによ
りアナログ信号の積分が終了し、続いて基準電圧
による逆積分とカウンタ4のカウント動作とが開
始される。
第7図は、第6図におけるステツプ−4の詳細
なフローチヤートの一例を示したもので、ここで
はステツプ・カウンタを用いて、その処理ステツ
プ数から積分時間を監視するようにしている。即
ち、まずステツプ・カウンタを0にセツトし(ス
テツプ−40)、続いて上記指定フラツグを判別し
て(ステツプ−41)、当該指定フラツグに対応す
る積分時間の監視を行う〔即ち、指定された積分
時間に相当する記憶ステツプ数と、上記ステツ
プ・カウンタのカウント数とを比較して、両者の
一致を判別する…ステツプ−42〕。判別の結果、
両者が不一致であれば、ステツプ・カウンタを+
1〔破線で囲む処理を挿入する時は、一定ステツ
プ数をカウント〕して、再びステツプ−41の処理
に戻る(ステツプ−43)。かかるループ処理を何
回か繰り返すうち、記憶ステツプ数とステツプ・
カウンタのカウント数とが一致すると、このルー
プを抜けて、第6図に示すステツプ−5の処理に
移行する。また、このループを回る間に、他の処
理も併せて行う時は、破線で示すように、ステツ
プ−43とステツプ−41との間で、一定ステツプ数
の処理を実行する。
このようにしてステツプ−5の処理が終了する
と、次にCPU5bは一定周期で比較器3のカウ
ントストツプ信号Sbをチエツクし(ステツプ−
9)、そのチエツク処理の合間に一定ステツプ数
の他の処理を実行する(ステツプ−6)。また第
5図のように、カウンタ4のオーバーフロー信号
Sdをチエツクするようにした時は、上記ステツ
プ−6とステツプ−9との間で、第6図に破線で
示したような処理を実行する。即ち、カウンタ4
がオーバーフロー信号Sdを出力するまでの時間
よりも短い時間内で、一定ステツプ数の他の処理
を実行し(ステツプ−6)、それが終了すると、
フリツプ・フロツプ10のQ出力をチエツクする
(ステツプ−7)。この場合、初回ではQ出力はL
レベルであるので、ステツプ−8をスキツプし
て、カウントストツプ信号Sbのチエツク処理
(ステツプ−9)に移行する。チエツクの結果、
カウントストツプ信号SbがLレベルであれば、
再びステツプ−6の処理に戻つて同様な処理を繰
り返す。そしてこのステツプ−6の処理を終了し
た時には、フリツプ・フロツプ10のQ出力はH
レベルに切り換わつているので、次のステツプ−
8でオーバーフロー回数を+1し、続いてフリツ
プ・フロツプ10をリセツトする信号を出力す
る。
また、上記ステツプ−9で比較器3のカウン
ト・ストツプ信号Sbをチエツクした結果、それ
がLレベルであれば、前述と同様な処理を繰り返
し、また、Hレベルであれば、基準電圧による逆
積分と、上記接点のc端子への切り換わりとが終
了しているので、次のステツプ−10で、カウンタ
4のカウント値Seを入力し、これを記憶する。
そして、オーバーフロー回数をチエツクするよ
うにした時は、ステツプ−8で求めたオーバーフ
ロー回数とカウンタ4のカウント値とから総出力
カウント数を算出し(ステツプ−11)、また、オ
ーバーフロー回数をチエツクしない時は、このよ
うな処理を省略して、続くステツプで一定ステツ
プ数の処理を行つた後、再び当初のステツプ−1
に戻つて、以上の制御動作を繰り返す。
尚、第1図に示す実施例は、以上のような積分
時間の変更を要さないので、この場合のCPUの
制御動作からは、上記ステツプ1とステツプ2、
並びにステツプ41とステツプ42の各処理が省略さ
れる。
第8図は、第3図のCPU5cの制御動作の一
例を示すフローチヤートで、ここでは第6図に対
して相違する部分のみを示している。即ち、この
場合には、前記ステツプ−1、ステツプ2の処理
に換えて、設定時間をステツプ数に変換し、これ
を記憶する処理(ステツプ−01)が新たに挿入さ
れるとともに、ステツプ−3とステツプ−5との
間に挿入される処理が、第7図に示したものに比
して、図示の如く簡略化される。
<発明の効果>
以上説明したように、各発明は、重量センサ
と、その出力アナログ信号をデジタル信号に変換
する二重積分型A/D変換器とを備えてなる電子
秤において、上記アナログ信号の積分時間をマイ
クロコンピユータのプログラムで設定したソフ
ト・タイマで制御するようにしたので、上記A/
D変換器に対する入力レベルを調整せずとも、当
該ソフト・タイマの設定時間を変更するだけで簡
単に所望カウント数のデジタル信号を得ることが
できる。したがつて、共通仕様のアンプ回路を秤
量の異なる各種の電子秤に使用することが可能と
なり、その製造コストを下げることができる。
また、第二、第三の発明においては、ソフト・
タイマの設定時間が簡単に変更できるので、上記
A/D変換器の変換速度や分解能を秤の仕様に応
じたものに変更することが極めて容易となり、し
たがつて、秤の仕様変更に伴うA/D変換器の開
発コストも低減することができる。
また、第三の発明では、デジタルスイツチ等か
らなる設定手段を操作することにより、直接秤の
スパン調整を行うことができるので、従来必要と
したスパン調整回路等を省略することができる。
したがつて、秤のアンプ基板等を製作する工程数
が少なくなり、その分だけ製造コストを低減する
ことができる。また、上記発明におけるスパン調
整は、A/D変換器を駆動するクロツクと同期し
たデジタル量で行うので、A/D変換器の入力レ
ベル〔アナログ量〕を調整する従来のスパン調整
に比して、その調整操作が極めて簡単となり、か
つ、確実となる。
また、A/D変換器の総出力カウント数を、当
該A/D変換器のカウンタのカウント数と、当該
カウンタのオーバーフロー回数とから算出するよ
うにしたので、上記カウンタの出力ポート数に制
約されずに出力カウント数を増加させることがで
き、したがつて、当該A/D変換器の分解能を必
要なだけ自由に増加することができる。[Table] Figure 4 shows the above A/
This is a time chart showing the relationship between each integration time and the output count number when the D converters C1, C2, and C3 are operated. In addition, the CPUs 5a to 5c in each of the above embodiments
In addition to the control operations for the analog switch 1, normal control operations for the scale are also carried out, but if necessary, a CPU dedicated to switching control of the analog switch 1 and a CPU for controlling the scale are installed.
A CPU can also be provided separately. Further, since the set time of the soft timer is given by the number of steps corresponding to the set time, a fixed number of steps is stored in the memory 7 as the set time. The selection means 8 is constituted by a suitable changeover switch, and in practice is used as a changeover switch for a measuring range. Further, the setting means 9 is composed of a digital switch, a numeric keypad, a depth switch, etc., and is also used as a span adjustment means.
In other words, span adjustment can be performed by matching the output count number of the A/D converter when a reference weight is loaded with the reference count number corresponding to the weight of the weight. By adjusting the integration time using the setting means 9 to match the count number, the span of the scale can be adjusted. FIG. 5 shows that in each of the above embodiments, the A/D
This figure shows another configuration in which the output counts of the converters C1, C2, and C3, that is, the resolution of the A/D converter can be freely increased. That is, 10 in FIG. 5 is a flip-flop that latches the overflow signal Sd of the counter 4.
When the overflow signal Sd is input to the set terminal S of the flip-flop 10, the Q output of the flip-flop 10 becomes H level, and when the CPUs 5a to 5c read this H level Q output, the corresponding counter 4 is configured to reset the flip-flop 10 by adding 1 to the number of overflows, and the CPU
5a to 5c are count stop signals of comparator 3.
When Sb is read, the number of overflows counted so far and the output count number Se of counter 4 are displayed.
The configuration is configured to calculate the total output count number from. As a result, the A/D converters C1, C2, C3 are not limited to the configuration of the counter 4.
The number of output counts can be increased, and the resolution can be freely increased accordingly. However, when reading the most significant digit of the counter 4 as the overflow signal, the flip-flop 10 can be omitted. <Operation of the embodiments> Next, the control operations of the CPUs 5a to 5c in each embodiment will be explained.The control operations of the CPU 5a shown in FIG. 1 are included in the control operations of the CPU 5b shown in FIG. Now, by explaining the control operation of the CPU 5b in FIG. 2, the explanation of the control operation of the CPU 5a described above will be replaced. FIG. 6 is a flowchart showing an example of the control operation of the CPU 5b shown in FIG.
Assume that the contact of analog switch 1 is connected to terminal c by . If you run the control program in this condition,
The CPU 5b checks the selection means 8 to determine the integration time designation mode (step-1), then sets the designation flag corresponding to it (step-2), and connects the contact of the analog switch 1 from the c terminal. Output command Sa to switch to terminal a (step-3). This starts the integration of the analog signal. Next, the CPU 5b monitors the integration time from the number of processing steps while executing other processing as a scale (arithmetic processing, key input processing, display processing, etc.).
When the integration time becomes equal to the integration time corresponding to the specified flag, in the next step 5, a command Sa is output to switch the contact of the analog switch 1 to the b terminal, and at the same time a command is issued to cause the counter 4 to reset and start. Output Sc. This completes the integration of the analog signal, and then the inverse integration using the reference voltage and the counting operation of the counter 4 are started. FIG. 7 shows an example of a detailed flowchart of step 4 in FIG. 6, in which a step counter is used to monitor the integration time from the number of processing steps. That is, first, the step counter is set to 0 (step-40), then the specified flag is determined (step-41), and the integration time corresponding to the specified flag is monitored. The number of stored steps corresponding to the integration time is compared with the count number of the step counter to determine if they match...Step 42]. As a result of the determination,
If the two do not match, increase the step counter.
1 [When inserting the process enclosed by the broken line, count a certain number of steps] and return to the process of step-41 again (step-43). As this loop process is repeated several times, the number of memorized steps and the step
When the count value of the counter matches, this loop is exited and the process proceeds to step-5 shown in FIG. When other processing is also performed during this loop, a fixed number of processing steps are executed between step-43 and step-41, as shown by the broken line. When the processing of step 5 is completed in this way, the CPU 5b checks the count stop signal Sb of the comparator 3 at regular intervals (step 5).
9), and executes a certain number of other processes in between the check processes (step-6). Also, as shown in Figure 5, the overflow signal of counter 4
When Sd is checked, the process shown by the broken line in FIG. 6 is executed between step-6 and step-9. That is, counter 4
Executes a certain number of other processing steps within a time shorter than the time it takes for outputting the overflow signal Sd (step-6), and when that is completed,
Check the Q output of flip-flop 10 (step-7). In this case, the Q output is L at the first time.
Since it is at the same level, step-8 is skipped and the process moves to check processing of the count stop signal Sb (step-9). As a result of the check,
If count stop signal Sb is at L level,
Returning again to the process of step-6, the same process is repeated. When the process of step 6 is completed, the Q output of flip-flop 10 is H.
Since the level has been changed, the next step is
8, the number of overflows is incremented by 1, and then a signal for resetting the flip-flop 10 is output. Further, as a result of checking the count stop signal Sb of the comparator 3 in step 9 above, if it is at L level, the same process as described above is repeated, and if it is at H level, inverse integration using the reference voltage is performed. Since the switching of the contact point to the c terminal has been completed, in the next step -10, the count value Se of the counter 4 is inputted and stored. Then, when the number of overflows is checked, the total output count is calculated from the number of overflows obtained in step-8 and the count value of counter 4 (step-11), and when the number of overflows is not checked, In this case, such processing is omitted, and after processing a certain number of steps in the subsequent steps, the process returns to the original step-1 again.
Return to , and repeat the above control operation. Note that the embodiment shown in FIG. 1 does not require changes in the integration time as described above, so from the control operation of the CPU in this case, the steps 1, 2, and
In addition, each process of step 41 and step 42 is omitted. FIG. 8 is a flowchart showing an example of the control operation of the CPU 5c in FIG. 3, and here only the parts that are different from FIG. 6 are shown. That is, in this case, in place of the processes in step 1 and step 2, a process (step 01) for converting the set time into a step number and storing this is newly inserted, and a process (step 01) is newly inserted in place of the processes in step 1 and step 2. The processing inserted between and step-5 is simplified as shown in the figure compared to that shown in FIG. <Effects of the Invention> As explained above, each of the inventions provides an electronic scale that includes a weight sensor and a double integration type A/D converter that converts the output analog signal into a digital signal. Since the integration time is controlled by a software timer set in the microcomputer program, the
Even without adjusting the input level to the D converter, a desired number of digital signals can be easily obtained by simply changing the set time of the soft timer. Therefore, it becomes possible to use an amplifier circuit with common specifications in various electronic scales having different weighing capacities, and the manufacturing cost thereof can be reduced. In addition, in the second and third inventions, software
Since the timer setting time can be easily changed, it is extremely easy to change the conversion speed and resolution of the A/D converter to match the specifications of the scale. The development cost of the /D converter can also be reduced. Furthermore, in the third aspect of the invention, the span of the scale can be directly adjusted by operating a setting means such as a digital switch, so that it is possible to omit the span adjustment circuit and the like that are conventionally required.
Therefore, the number of steps for manufacturing the amplifier board of the scale, etc. is reduced, and manufacturing costs can be reduced accordingly. Furthermore, since the span adjustment in the above invention is performed using a digital amount that is synchronized with the clock that drives the A/D converter, it is different from the conventional span adjustment that adjusts the input level (analog amount) of the A/D converter. , the adjustment operation becomes extremely simple and reliable. In addition, since the total output count of the A/D converter is calculated from the count of the counter of the A/D converter and the number of overflows of the counter, it is not limited by the number of output ports of the counter. Therefore, the resolution of the A/D converter can be freely increased as required.
第1図、第2図、第3図は、それぞれ第一、第
二、第三の発明に係る一実施例のブロツク図、第
4図は、アナログ信号の積分時間を変更した場合
の出力カウント数と積分時間との関係を示すタイ
ムチヤート、第5図は上記各実施例において、カ
ウンタのオーバーフロー信号をチエツクするよう
に構成した場合の主要部の一例を示すブロツク
図、第6図は第2図に示した実施例における
CPU5bの制御動作の一例を示すフローチヤー
ト、第7図は第6図に示したステツプ−4の詳細
な動作を示すフローチヤート、第8図は第3図に
示した実施例におけるCPU5cの制御動作の一
部分を示すフローチヤートである。
A……重量センサ(ロードセル)、C1,C2,
C3……二重積分型A/D変換器、5a,5b,
5c……マイクロコンピユータ、7……メモリ、
8……選択手段、9……設定手段。
Figures 1, 2, and 3 are block diagrams of an embodiment according to the first, second, and third inventions, respectively, and Figure 4 shows the output count when the integration time of the analog signal is changed. FIG. 5 is a time chart showing the relationship between the number and integration time, FIG. In the embodiment shown in the figure
A flowchart showing an example of the control operation of the CPU 5b, FIG. 7 is a flowchart showing the detailed operation of step 4 shown in FIG. 6, and FIG. 8 is a flowchart showing the control operation of the CPU 5c in the embodiment shown in FIG. 3. This is a flowchart showing a part of the process. A...Weight sensor (load cell), C1, C2,
C3...Double integral type A/D converter, 5a, 5b,
5c...Microcomputer, 7...Memory,
8... Selection means, 9... Setting means.
Claims (1)
ログ信号を入力し、これを積分してアナログ信号
レベルに応じたデジタル信号を出力する二重積分
型A/D変換器とを備えてなる電子秤において、
上記A/D変換器におけるアナログ信号の積分時
間を、マイクロコンピユータのプログラムで設定
したソフト・タイマにより、当該秤の秤量に応じ
て制御するようにしたことを特徴とする電子秤。 2 重量センサと、該センサから出力されるアナ
ログ信号を入力し、これを積分してそのアナログ
信号レベルに応じたデジタル信号を出力する二重
積分型A/D変換器とを備えてなる電子秤におい
て、異なる複数の積分時間を記憶したメモリと、
当該複数の積分時間から所望のものを選択する選
択手段と、選択された積分時間で作動するソフ
ト・タイマとを設けて、当該ソフト・タイマによ
り、上記A/D変換器におけるアナログ信号の積
分時間を当該秤の秤量に応じて制御するようにし
たことを特徴とする電子秤。 3 重量センサと、該センサから出力されるアナ
ログ信号を入力し、これを積分してそのアナログ
信号レベルに応じたデジタル信号を出力する二重
積分型A/D変換器とを備えてなる電子秤におい
て、積分時間を手動の操作によつて設定する設定
手段と、設定された積分時間で作動するソフト・
タイマとを設けて、当該ソフト・タイマにより、
上記A/D変換器におけるアナログ信号の積分時
間を当該秤の秤量に応じて制御するようにしたこ
とを特徴とする電子秤。[Claims] 1. A weight sensor and a double integration type A/D converter that inputs an analog signal output from the sensor, integrates it, and outputs a digital signal according to the analog signal level. In the electronic scale equipped with
An electronic scale characterized in that the integration time of the analog signal in the A/D converter is controlled according to the weight of the scale by a software timer set by a program of a microcomputer. 2. An electronic scale comprising a weight sensor and a double integration type A/D converter that inputs an analog signal output from the sensor, integrates it, and outputs a digital signal according to the analog signal level. , a memory storing a plurality of different integration times;
A selection means for selecting a desired one from the plurality of integration times and a soft timer that operates at the selected integration time are provided, and the integration time of the analog signal in the A/D converter is determined by the soft timer. An electronic scale characterized in that the scale is controlled according to the weight of the scale. 3. An electronic scale comprising a weight sensor and a double integration type A/D converter that inputs an analog signal output from the sensor, integrates it, and outputs a digital signal according to the analog signal level. , there is a setting means for manually setting the integration time, and a software program that operates at the set integration time.
A timer is provided, and the software timer allows
An electronic scale characterized in that the integration time of the analog signal in the A/D converter is controlled according to the weight of the scale.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026642A JPS6022630A (en) | 1983-02-18 | 1983-02-18 | Electronic balance |
| AU24599/84A AU554437B2 (en) | 1983-02-16 | 1984-02-15 | Double integrating type a/d converter |
| DE8484301007T DE3480892D1 (en) | 1983-02-16 | 1984-02-16 | DOUBLE INTEGRATED TYPE ANALOG DIGITAL CONVERTER. |
| EP84301007A EP0117132B1 (en) | 1983-02-16 | 1984-02-16 | Double integrating-type analog-to-digital converter |
| US06/580,690 US4620178A (en) | 1983-02-16 | 1984-02-16 | Double integrating-type analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026642A JPS6022630A (en) | 1983-02-18 | 1983-02-18 | Electronic balance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022630A JPS6022630A (en) | 1985-02-05 |
| JPH0562283B2 true JPH0562283B2 (en) | 1993-09-08 |
Family
ID=12199099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026642A Granted JPS6022630A (en) | 1983-02-16 | 1983-02-18 | Electronic balance |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022630A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307320A (en) * | 1987-06-09 | 1988-12-15 | Ishida Scales Mfg Co Ltd | Switching device for measurement range of scale |
| JPH0727057A (en) * | 1993-07-08 | 1995-01-27 | Nissin Kogyo Kk | Liquid back alarm output method and device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816461B2 (en) * | 1977-08-10 | 1983-03-31 | 東芝テック株式会社 | weight measuring device |
| JPS5562325A (en) * | 1978-11-04 | 1980-05-10 | Sanyo Electric Co Ltd | A-d converter |
-
1983
- 1983-02-18 JP JP58026642A patent/JPS6022630A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022630A (en) | 1985-02-05 |
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