JPH0567916B2 - - Google Patents
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- Publication number
- JPH0567916B2 JPH0567916B2 JP62306856A JP30685687A JPH0567916B2 JP H0567916 B2 JPH0567916 B2 JP H0567916B2 JP 62306856 A JP62306856 A JP 62306856A JP 30685687 A JP30685687 A JP 30685687A JP H0567916 B2 JPH0567916 B2 JP H0567916B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- circuit
- comparator
- short
- resistance value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は短絡検出回路に関し、特に、基板のパ
ターンシヨートを検出するための回路に関する。
ターンシヨートを検出するための回路に関する。
（従来の技術）
一般に、基板パターンのシヨート（短絡）を検
出する際には、第２図に示すように、検出回路３
に判定試料（基板）６を接続する。発振回路１か
らのクロツク信号によりデイケードカウンター２
から後述するようにタイミングをずらしてパルス
信号が検出回路３に印加される。検出回路３から
の検出信号が判定タイミング回路４で判定され、
その結果は出力回路５から出力される。
出する際には、第２図に示すように、検出回路３
に判定試料（基板）６を接続する。発振回路１か
らのクロツク信号によりデイケードカウンター２
から後述するようにタイミングをずらしてパルス
信号が検出回路３に印加される。検出回路３から
の検出信号が判定タイミング回路４で判定され、
その結果は出力回路５から出力される。
ここで、従来の検出回路について第３図を参照
して説明する。デイケードカウンター２の出力端
には複数（第３図では４本）の信号線Ａ〜Ｄが接
続されている。信号線Ａにはダイオード３ａが接
続されており、ダイオード３ａのアノード側及び
カソード側にはそれぞれ排他的論理和回路（以下
EX−ORという）３ｂの入力端が接続され、EX
−OR３ｂと出力端は判定タイミング回路４に接
続されている。また、ダイオード３ａのカソード
側には抵抗３ｃの一端が接続され、抵抗３ｃの他
端は接地されている。
して説明する。デイケードカウンター２の出力端
には複数（第３図では４本）の信号線Ａ〜Ｄが接
続されている。信号線Ａにはダイオード３ａが接
続されており、ダイオード３ａのアノード側及び
カソード側にはそれぞれ排他的論理和回路（以下
EX−ORという）３ｂの入力端が接続され、EX
−OR３ｂと出力端は判定タイミング回路４に接
続されている。また、ダイオード３ａのカソード
側には抵抗３ｃの一端が接続され、抵抗３ｃの他
端は接地されている。
同様にして、信号ラインＢにはダイオード３
ｄ，EX−OR３ｅ，抵抗３ｆが、信号ラインＣ
にはダイオード３ｇ，EX−OR３ｈ，抵抗３ｉ
が、信号ラインＤにはダイオード３ｊ，EX−
OR３ｋ，抵抗３ｌが備えられている。そして、
信号ラインＡ〜Ｄに検査される基板が接続され
る。
ｄ，EX−OR３ｅ，抵抗３ｆが、信号ラインＣ
にはダイオード３ｇ，EX−OR３ｈ，抵抗３ｉ
が、信号ラインＤにはダイオード３ｊ，EX−
OR３ｋ，抵抗３ｌが備えられている。そして、
信号ラインＡ〜Ｄに検査される基板が接続され
る。
基板検査の際には、デイケードカウンタ２に発
振回路１から第４図に示すクロツク信号が加えら
れる。デイケードカウンタ２から第４図に示すよ
うにタイミングをずらして、信号ラインＡ〜Ｄに
順次パルス信号が加えられる。即ち、信号ライン
Ａ〜Ｄに順次ハイレベルを出力することにより、
一つの信号ラインがハイレベルである時、他の信
号ラインをロウレベルとすることで、基板に短絡
がある場合、シヨートラインを含むEX−ORの
入力端にそれぞれ異なるレベルの入力があり、そ
の結果、EX−ORの出力がハイレベルとなり、
一方、シヨートが存在しなければ、EX−ORの
入力端にそれぞれ同レベルが入力され、EX−
ORの出力がロウレベルとなる。そして、このハ
イレベル、ロウレベルによつて基板のシヨートを
検出している。
振回路１から第４図に示すクロツク信号が加えら
れる。デイケードカウンタ２から第４図に示すよ
うにタイミングをずらして、信号ラインＡ〜Ｄに
順次パルス信号が加えられる。即ち、信号ライン
Ａ〜Ｄに順次ハイレベルを出力することにより、
一つの信号ラインがハイレベルである時、他の信
号ラインをロウレベルとすることで、基板に短絡
がある場合、シヨートラインを含むEX−ORの
入力端にそれぞれ異なるレベルの入力があり、そ
の結果、EX−ORの出力がハイレベルとなり、
一方、シヨートが存在しなければ、EX−ORの
入力端にそれぞれ同レベルが入力され、EX−
ORの出力がロウレベルとなる。そして、このハ
イレベル、ロウレベルによつて基板のシヨートを
検出している。
（発明が解決しようとする問題点）
ところで、従来の検出回路では、抵抗３ｃ，３
ｆ，３ｉ及び３ｌの抵抗値によつて、基準シヨー
トの判定レベルを定めている。ところが、一般的
に検出回路はIC（Ｃ−MOS）で構成されているの
で、スレツシユホールド電圧で基板シヨートの有
無をチエツクしており、基板のパターン間が上述
の抵抗３ｃ，３ｆ，３ｉ及び３ｌの抵抗値に近似
する値でシヨートしている場合には、EX−OR
が誤動作する場合がある。従つて、設定した抵抗
値に対して、精度よくチエツクできないという問
題点がある。
ｆ，３ｉ及び３ｌの抵抗値によつて、基準シヨー
トの判定レベルを定めている。ところが、一般的
に検出回路はIC（Ｃ−MOS）で構成されているの
で、スレツシユホールド電圧で基板シヨートの有
無をチエツクしており、基板のパターン間が上述
の抵抗３ｃ，３ｆ，３ｉ及び３ｌの抵抗値に近似
する値でシヨートしている場合には、EX−OR
が誤動作する場合がある。従つて、設定した抵抗
値に対して、精度よくチエツクできないという問
題点がある。
本発明の課題は、素子によつてバラツキのある
スレツシユホールドレベルに影響を受けることな
く、かつ高抵抗値までの判定レベルを備える短絡
検出回路を提供することにある。
スレツシユホールドレベルに影響を受けることな
く、かつ高抵抗値までの判定レベルを備える短絡
検出回路を提供することにある。
（問題点を解決するための手段）
本発明によれば、ダイオードと、入力端の一方
が該ダイオードのカソード側に接続されるととも
に入力端の他方に基準電圧が印加されるコンパレ
ータと、入力端の一方が前記ダイオードのアノー
ド側に接続され、入力端の他方が前記コンパレー
タの出力端に接続されたEX−ORとを有する検
出素子を複数備え、前記ダイオードのアノード側
にパルス信号が印加され、前記ダイオードのカソ
ード側に検査基板が接続され、前記EX−ORの
出力端から検出信号を得るようにしたことを特徴
とする短絡検出回路が得られる。
が該ダイオードのカソード側に接続されるととも
に入力端の他方に基準電圧が印加されるコンパレ
ータと、入力端の一方が前記ダイオードのアノー
ド側に接続され、入力端の他方が前記コンパレー
タの出力端に接続されたEX−ORとを有する検
出素子を複数備え、前記ダイオードのアノード側
にパルス信号が印加され、前記ダイオードのカソ
ード側に検査基板が接続され、前記EX−ORの
出力端から検出信号を得るようにしたことを特徴
とする短絡検出回路が得られる。
（実施例）
以下本発明について実施例によつて説明する。
なお、ここでは従来技術と同様の構成については
説明を省略する。
なお、ここでは従来技術と同様の構成については
説明を省略する。
前述のように信号ラインＡ〜Ｄにはそれぞれダ
イオード３ａ，３ｄ，３ｇ及び３ｊが接続されて
いる。ダイオード３ａのカソード側にはコンパレ
ータ７ａの反転入力端子が接続され、また、この
反転入力端子は抵抗７ｉを介して接地されてい
る。その非反転入力端子は抵抗３ｃに接続され、
さらに抵抗７ｅを介して基準電圧（Vr）が印加
されている。EX−OR３ｂの入力端の一方はダ
イオード３ａのアノード側に接続され、他方はコ
ンパレータ７ａの出力端が接続されている。
イオード３ａ，３ｄ，３ｇ及び３ｊが接続されて
いる。ダイオード３ａのカソード側にはコンパレ
ータ７ａの反転入力端子が接続され、また、この
反転入力端子は抵抗７ｉを介して接地されてい
る。その非反転入力端子は抵抗３ｃに接続され、
さらに抵抗７ｅを介して基準電圧（Vr）が印加
されている。EX−OR３ｂの入力端の一方はダ
イオード３ａのアノード側に接続され、他方はコ
ンパレータ７ａの出力端が接続されている。
同様に、信号ラインＢにはコンパレータ７ｂ，
抵抗７ｆ，７ｊが備えられ、信号ラインＣにはコ
ンパレータ７ｃ，抵抗７ｇ，７ｋが備えられ、信
号ラインＤにはコンパレータ７ｄ，抵抗７ｈ，７
ｌが備えられている。
抵抗７ｆ，７ｊが備えられ、信号ラインＣにはコ
ンパレータ７ｃ，抵抗７ｇ，７ｋが備えられ、信
号ラインＤにはコンパレータ７ｄ，抵抗７ｈ，７
ｌが備えられている。
なお、抵抗３ｃ，３ｆ，３ｉ，３ｌ及び７ｅ，
７ｆ，７ｇ，７ｈは基準電圧作製のために用いら
れ、抵抗７ｉ，７ｊ，７ｋ，７ｌは判定レベル設
定用である。また、各コンパレータは高入力イン
ピーダンスである。
７ｆ，７ｇ，７ｈは基準電圧作製のために用いら
れ、抵抗７ｉ，７ｊ，７ｋ，７ｌは判定レベル設
定用である。また、各コンパレータは高入力イン
ピーダンスである。
ここで、抵抗３ｃ〜３ｌ及び抵抗７ｅ〜７ｈの
抵抗値（Ｒ）を1kΩ，抵抗７ｉ〜７ｌの抵抗値
（ｒ）を100kΩとし、信号ラインＡ，Ｂ間に短絡
が発生したものとし、第１図に示すＸポイントが
ハイレベル、Ｙポイントがロウレベルとする。そ
して、信号ラインＡ，Ｂ間の抵抗値がRxΩとす
ると、コンパレータ７ｂの反転入力端子には、ダ
イオード３ａのカソード側の電圧を上記のｒと
Rxとで分圧した電圧がかかる。
抵抗値（Ｒ）を1kΩ，抵抗７ｉ〜７ｌの抵抗値
（ｒ）を100kΩとし、信号ラインＡ，Ｂ間に短絡
が発生したものとし、第１図に示すＸポイントが
ハイレベル、Ｙポイントがロウレベルとする。そ
して、信号ラインＡ，Ｂ間の抵抗値がRxΩとす
ると、コンパレータ７ｂの反転入力端子には、ダ
イオード３ａのカソード側の電圧を上記のｒと
Rxとで分圧した電圧がかかる。
一方、コンパレータ７ｂの非反転入力端子に
は、基準電圧（Vr）／２の電圧がかかるので、
Rx＜ｒでは、コンパレータ７ｂの出力はロウレ
ベルとなる。
は、基準電圧（Vr）／２の電圧がかかるので、
Rx＜ｒでは、コンパレータ７ｂの出力はロウレ
ベルとなる。
またRx＞ｒでは、コンパレータ７ｂの出力は
ハイレベルとなる。
ハイレベルとなる。
従つて、基準設定用抵抗（ｒ）に対して、基板
パターンの良，不良を検出することが可能とな
る。
パターンの良，不良を検出することが可能とな
る。
さらに、短絡箇所間の抵抗値が基準設定用抵抗
の抵抗値（ｒ）に近づいても、精度よく短絡を判
定することができる。また、判定すべき抵抗値
（短絡間の抵抗値）を電圧変換して高入力インピ
ーダンスのコンパレータに入力しているので、短
絡間の抵抗値が高い場合にも、シヨート検出を行
うことができる。
の抵抗値（ｒ）に近づいても、精度よく短絡を判
定することができる。また、判定すべき抵抗値
（短絡間の抵抗値）を電圧変換して高入力インピ
ーダンスのコンパレータに入力しているので、短
絡間の抵抗値が高い場合にも、シヨート検出を行
うことができる。
なお、コンパレータを用いたことによりEX−
ORへの入力レベルを、ハイレベルあるいはロウ
レベルのみに変換できるのでEX−ORのスレツ
シユホールドレベルの影響は受けない。さらに、
FETコンパレータを用いることにより、即ち、
入力インピーダンスが1012Ω以上を実現できるた
め、絶縁判定回路として利用することが可能であ
る。
ORへの入力レベルを、ハイレベルあるいはロウ
レベルのみに変換できるのでEX−ORのスレツ
シユホールドレベルの影響は受けない。さらに、
FETコンパレータを用いることにより、即ち、
入力インピーダンスが1012Ω以上を実現できるた
め、絶縁判定回路として利用することが可能であ
る。
（発明の効果）
以上説明したように本発明によれば、基板パタ
ーン間の抵抗値を電圧に変換して監視しているか
ら高短絡抵抗値まで範囲することができる。ま
た、スレツシユホールドレベルの影響をほとんど
受けないという効果がある。
ーン間の抵抗値を電圧に変換して監視しているか
ら高短絡抵抗値まで範囲することができる。ま
た、スレツシユホールドレベルの影響をほとんど
受けないという効果がある。
第１図は本発明による短絡検出回路の一実施例
を示す図、第２図は判定試料（配線基板）の短絡
を判定するためのシステムを示すブロツク図、第
３図は従来の短絡検出回路を示す図、第４図はデ
イケードカウンタへ印加されるクロツク信号及び
デイケードカウンタからの出力パルスを示す図で
ある。 ３ａ，３ｄ，３ｇ，３ｊ……ダイオード、３
ｂ，３ｅ，３ｈ，３ｋ……排他的論理和回路
（EX−OR）、７ａ，７ｂ，７ｃ，７ｄ……コン
パレータ。
を示す図、第２図は判定試料（配線基板）の短絡
を判定するためのシステムを示すブロツク図、第
３図は従来の短絡検出回路を示す図、第４図はデ
イケードカウンタへ印加されるクロツク信号及び
デイケードカウンタからの出力パルスを示す図で
ある。 ３ａ，３ｄ，３ｇ，３ｊ……ダイオード、３
ｂ，３ｅ，３ｈ，３ｋ……排他的論理和回路
（EX−OR）、７ａ，７ｂ，７ｃ，７ｄ……コン
パレータ。
Claims (1)
- １ ダイオードと、入力端の一方が該ダイオード
のカソード側に接続されるとともに入力端の他方
に基準電圧が印加されるコンパレータと、入力端
の一方が前記ダイオードのアノード側に接続さ
れ、入力端の他方が前記コンパレータの出力端に
接続された排他的論理和回路とを有する検出素子
を複数備え、前記ダイオードのアノード側にパル
ス信号が印加され、前記ダイオードのカソード側
に検査基板が接続され、前記排他的論理和回路の
出力端から検出信号を得るようにしたことを特徴
とする短絡検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306856A JPH01148976A (ja) | 1987-12-05 | 1987-12-05 | 短絡検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306856A JPH01148976A (ja) | 1987-12-05 | 1987-12-05 | 短絡検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01148976A JPH01148976A (ja) | 1989-06-12 |
| JPH0567916B2 true JPH0567916B2 (ja) | 1993-09-27 |
Family
ID=17962071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306856A Granted JPH01148976A (ja) | 1987-12-05 | 1987-12-05 | 短絡検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01148976A (ja) |
-
1987
- 1987-12-05 JP JP62306856A patent/JPH01148976A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01148976A (ja) | 1989-06-12 |
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