JPH0570308B2 - - Google Patents
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- Manufacturing & Machinery (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にMIS型（絶縁ゲイト
型）電界効果半導体装置（以下MIS・FET）お
よびその応用された半導体装置を提案するにあ
る。
型）電界効果半導体装置（以下MIS・FET）お
よびその応用された半導体装置を提案するにあ
る。
従来のMIS・FETは、第１図に示される如く、
半導体基板１上にゲイト絶縁物１１、ゲイト電極
６およびソース、ドレインとなる一対の不純物領
域１３，１４が設けられ、さらにそのリード９，
１９をフイールド絶縁物２上に設けていた。
半導体基板１上にゲイト絶縁物１１、ゲイト電極
６およびソース、ドレインとなる一対の不純物領
域１３，１４が設けられ、さらにそのリード９，
１９をフイールド絶縁物２上に設けていた。
従来のMIS・FETは、ゲイト絶縁物の両端下
に必ず一対のソース、ドレイン領域を同一平面を
構成して形成していた。そのためこの場合はIC，
LSIにおいて、平面処理のためマスク合わせの際
焦点ボケがなく好ましい。
に必ず一対のソース、ドレイン領域を同一平面を
構成して形成していた。そのためこの場合はIC，
LSIにおいて、平面処理のためマスク合わせの際
焦点ボケがなく好ましい。
そしてこの場合、ソース、ドレイン間のチヤネ
ル長はゲイト電極巾により決められる。
ル長はゲイト電極巾により決められる。
しかし、かかるフオトエツチングの工程のた
め、巾よりも厚さを1/2〜1/5の厚さと薄くしなけ
ればならず、逆に電極のシート抵抗が増加し、チ
ヤネル長を1μｍまたはそれ以下にすることは現
実的には不可能であつた。
め、巾よりも厚さを1/2〜1/5の厚さと薄くしなけ
ればならず、逆に電極のシート抵抗が増加し、チ
ヤネル長を1μｍまたはそれ以下にすることは現
実的には不可能であつた。
本発明は、従来の技術においては不可能であつ
た、1μmm以下の短チヤネル長を有するMIS・
FETを得ることを特徴とする。
た、1μmm以下の短チヤネル長を有するMIS・
FETを得ることを特徴とする。
本発明は、
半導体基板表面上に選択的に設けられた凸状の
導体または半導体の第１の領域と、前記表面上お
よび前記第１の領域の側周辺に設けられた絶縁膜
と、前記絶縁膜を介して前記凸状の第１の領域に
よりかかるように形成された、左側及び右側の側
面に２つの導体又は半導体よりなるコーナ部に設
けられたゲイト電極と、該２つの電極の一端下に
は前記第１の領域と離間して２つの第２領域を設
けることにより、ソース、ドレイン及びチヤネル
領域が概略同一平面上に形成された、直接接続構
造を有する２つの絶縁ゲイト型電界効果半導体装
置を設けるとともに前記凸状の第１の領域とコン
タクトしたリードとを有するインバータを構成せ
しめたこと、 を要旨とする。
導体または半導体の第１の領域と、前記表面上お
よび前記第１の領域の側周辺に設けられた絶縁膜
と、前記絶縁膜を介して前記凸状の第１の領域に
よりかかるように形成された、左側及び右側の側
面に２つの導体又は半導体よりなるコーナ部に設
けられたゲイト電極と、該２つの電極の一端下に
は前記第１の領域と離間して２つの第２領域を設
けることにより、ソース、ドレイン及びチヤネル
領域が概略同一平面上に形成された、直接接続構
造を有する２つの絶縁ゲイト型電界効果半導体装
置を設けるとともに前記凸状の第１の領域とコン
タクトしたリードとを有するインバータを構成せ
しめたこと、 を要旨とする。
以下に図面に従つて本発明の実施例を記す。
第３図に本発明の実施例を示す。
第３図において、Ａ〜Ｃがその縦断面図の製造
工程を示し、Ｄのその平面図を、Ｅにその等価回
路を示している。
工程を示し、Ｄのその平面図を、Ｅにその等価回
路を示している。
第３図Ａにおいて、例えばＰ型の１００のシリ
コン半導体基板１に選択酸化をして基板に埋置し
たフイールド絶縁物２を0.5〜2μｍの厚さを形成
する。
コン半導体基板１に選択酸化をして基板に埋置し
たフイールド絶縁物２を0.5〜2μｍの厚さを形成
する。
さらに、その下側にP+型のチヤネルカツト３
２を選択酸化すると同時にホウ素を拡散をして形
成する。
２を選択酸化すると同時にホウ素を拡散をして形
成する。
次に、埋め込みチヤネル型の多数キヤリアを利
用したDIS・FETを作るため、このフイールド絶
縁物２の設けられていない半導体基板に対し、Ｐ
型の半導体層３０を形成し、さらにその上面の半
導体表面の近傍をＮ型の半導体層２９とする。
用したDIS・FETを作るため、このフイールド絶
縁物２の設けられていない半導体基板に対し、Ｐ
型の半導体層３０を形成し、さらにその上面の半
導体表面の近傍をＮ型の半導体層２９とする。
これらの半導体層は、それぞれ0.05〜0.5μｍ特
に0.1〜0.2μｍの厚さとする。
に0.1〜0.2μｍの厚さとする。
さらに半導体基板の表面に密接して半導体また
は導体により第１の領域３を形成する。
は導体により第１の領域３を形成する。
この第１の領域３は、巾12〜20μｍ、高さ0.5〜
2μｍであり、選択エツチにより形成する。
2μｍであり、選択エツチにより形成する。
特にこの第１の領域をN+型の基板と同一主成
分とすると、第１の領域またはその下側の拡散層
１４をそのままソースまたはドレインとして用い
ることができるため好都合である。
分とすると、第１の領域またはその下側の拡散層
１４をそのままソースまたはドレインとして用い
ることができるため好都合である。
この時、図面における面積の半導体領域に半導
体のリード３１、およびその電極３４を半導体層
４９にその一部を密接して設ける。
体のリード３１、およびその電極３４を半導体層
４９にその一部を密接して設ける。
次にこの半導体基板および第１の領域の表面、
側面に絶縁膜を形成する。この絶縁膜はCVD法
により形成するので、材料としては、酸化珪素、
窒化珪素、酸化アルミニウム、酸化タンタルを用
いることができる。
側面に絶縁膜を形成する。この絶縁膜はCVD法
により形成するので、材料としては、酸化珪素、
窒化珪素、酸化アルミニウム、酸化タンタルを用
いることができる。
ここでは熱窒化またはプラズマ窒化法により窒
化珪素４を40〜200Åの厚さに形成した。
化珪素４を40〜200Åの厚さに形成した。
さらに第１の領域の側周辺であつて半導体基板
１の表面とのコーナー部に互いに離間してふたつ
の三角形状の層６，６′を、絶縁物４により絶縁
させて形成する。
１の表面とのコーナー部に互いに離間してふたつ
の三角形状の層６，６′を、絶縁物４により絶縁
させて形成する。
この時フオトマスクを用いて、この電極６，
６′より延在してフイールド絶縁物２上には、第
３図Ｄに示される如く、そのリード３６，３６′
およびそれとの層間絶縁物をへて、その上側のリ
ード４０，４０′とのコンタクト３８，３８′が形
成される。
６′より延在してフイールド絶縁物２上には、第
３図Ｄに示される如く、そのリード３６，３６′
およびそれとの層間絶縁物をへて、その上側のリ
ード４０，４０′とのコンタクト３８，３８′が形
成される。
また、この４０，４０′は第１の領域上の２層
間の配線リード３７と連結させてもよい。
間の配線リード３７と連結させてもよい。
次の第３図Ｄに示される如く、２つの電極６，
６′のそれぞれの他端に概略一致させて、その下
側の半導体基板に第２の不純物領域１３，１３′
をイオン注入法によりN+型に形成する。
６′のそれぞれの他端に概略一致させて、その下
側の半導体基板に第２の不純物領域１３，１３′
をイオン注入法によりN+型に形成する。
この時、第１の領域下にもN+層１４が形成さ
れ、ひとつのMIS・FETとしてゲイト電極６′、
ソース１４、ドレイン１３′が形成される。
れ、ひとつのMIS・FETとしてゲイト電極６′、
ソース１４、ドレイン１３′が形成される。
さらにこの上側に層間絶縁物４６をポリイミド
またはOIQを用いて0.3〜2μｍの厚さを形成し、
コンタクトの穴あけを行い２層間のリード９，３
７を形成する。
またはOIQを用いて0.3〜2μｍの厚さを形成し、
コンタクトの穴あけを行い２層間のリード９，３
７を形成する。
等価回路Ｅより明らかな如く、本実施例の構成
は、ひとつのインバータを構成する。即ち、２つ
のトランジスタ間の共通領域３が半導体基板より
突出しており、そこに寄り掛かるようにして２つ
のゲイト電極が設けられている。
は、ひとつのインバータを構成する。即ち、２つ
のトランジスタ間の共通領域３が半導体基板より
突出しており、そこに寄り掛かるようにして２つ
のゲイト電極が設けられている。
この共通領域３は、突出しているため、この領
域でのコンタクトが極めてとりやすい、という特
徴を有する。
域でのコンタクトが極めてとりやすい、という特
徴を有する。
このように、予めコンタクトに必要な部分が半
導体上に第１の領域として設けられ、さらにこの
第１の領域がフイールド絶縁物上に延在している
ため、このフイールド絶縁物上でコンタクト３７
をとることができる。
導体上に第１の領域として設けられ、さらにこの
第１の領域がフイールド絶縁物上に延在している
ため、このフイールド絶縁物上でコンタクト３７
をとることができる。
このため２つの電極６，６′の間は実質的に0.5
〜3μｍにまで近づけることが可能となり、結果
として拡散層１４の寄生容量をきわめて小さくで
きるという大きな特徴を有する。
〜3μｍにまで近づけることが可能となり、結果
として拡散層１４の寄生容量をきわめて小さくで
きるという大きな特徴を有する。
さらに本実施例において明らかな如く、第１の
領域の端部の位置が決まるとその端部に一致して
拡散層１４の端部が決まり、またゲイト電極６，
６′のそれぞれの一端が、第１の領域の両端部に
概略一致して決められる。さらに第２の領域１
３，１３′は基板に埋置したフイールド絶縁物の
側周辺とゲイト電極６，６′の他端部により決め
られる。
領域の端部の位置が決まるとその端部に一致して
拡散層１４の端部が決まり、またゲイト電極６，
６′のそれぞれの一端が、第１の領域の両端部に
概略一致して決められる。さらに第２の領域１
３，１３′は基板に埋置したフイールド絶縁物の
側周辺とゲイト電極６，６′の他端部により決め
られる。
このため、電子ビーム露光装置を用いなくとも
インバータが実質的に5μｍ×7μｍの大きさの領
域に作ることができ、極短チヤネルMIS・FET
の集積化に有用である。
インバータが実質的に5μｍ×7μｍの大きさの領
域に作ることができ、極短チヤネルMIS・FET
の集積化に有用である。
本実施例においては、ひとつの領域に２つの
MIS・FETを設けた。しかしこれを３ケまたは
それ以上であつても、また参考例に示すように、
キヤパシタまた縦型抵抗を設けてもよいことはい
うまでもない。
MIS・FETを設けた。しかしこれを３ケまたは
それ以上であつても、また参考例に示すように、
キヤパシタまた縦型抵抗を設けてもよいことはい
うまでもない。
本実施例は多数キヤリアを用いたもので、ゲイ
ト電極はＰ型、ソース、チヤネル、ドレインは
N+−Ｎ−N+型とした。
ト電極はＰ型、ソース、チヤネル、ドレインは
N+−Ｎ−N+型とした。
しかしかかるエンヘンスメント型ではなく、ひ
とつのMIS・FETをゲイト電極６をP+型のエン
ヘンスメント型とし、他のMIS・FET６のゲイ
ト電極６をN+型のデイプレツシヨン型としても
よい。
とつのMIS・FETをゲイト電極６をP+型のエン
ヘンスメント型とし、他のMIS・FET６のゲイ
ト電極６をN+型のデイプレツシヨン型としても
よい。
かかる場合、ゲイト電極６のリード３６は直接
コンタクト３４に同一導電型のため連結できる。
コンタクト３４に同一導電型のため連結できる。
〔参考例 １〕
以下において、三角形状のゲイト電極の形成方
法の作製方法を参考例において示す。
法の作製方法を参考例において示す。
本参考例の作製工程を第２図に示す。
本参考例においては、半導体基板例えばシリコ
ン単結晶半導体１００（Ｐ型１〜5Ωcm）を基板
１として用いる。
ン単結晶半導体１００（Ｐ型１〜5Ωcm）を基板
１として用いる。
この基板１の対し、選択酸化法により第１のフ
オトマスクによりフイールド絶縁物２を0.5〜
2μｍの長さに埋置させて形成する。
オトマスクによりフイールド絶縁物２を0.5〜
2μｍの長さに埋置させて形成する。
さらにその表面を十分清浄にした後、該基板上
に減圧気相法（LPCVD法）により一導電型の不
純物例えばN+型の不純物がドープされたシリコ
ン半導体を0.5〜1.5μｍの厚さに形成する。
に減圧気相法（LPCVD法）により一導電型の不
純物例えばN+型の不純物がドープされたシリコ
ン半導体を0.5〜1.5μｍの厚さに形成する。
さらに公知のフオトリソグラフイーによりそ
の側周辺のエツジが可能な範囲でテーパエツチさ
れないように注意しながら選択的に除去し、第１
の領域３を残存させる。
の側周辺のエツジが可能な範囲でテーパエツチさ
れないように注意しながら選択的に除去し、第１
の領域３を残存させる。
例えば2.45GHzのマイクロ波により励起された
フツ素系ガスを基板に対し上方向より垂直にあて
エツチングをする。
フツ素系ガスを基板に対し上方向より垂直にあて
エツチングをする。
その結果側周辺は85〜90度にほぼ垂直にきれい
に切ることができる。
に切ることができる。
この参考例では、この第１の領域の巾を３〜
200μｍとし、その一部をフイールド絶縁物２上
にわたつて形成し、本実施例の如くキヤパシタ１
５の容量を大きく、かつ領域１４の基板１と寄生
容量を小さくさせた。
200μｍとし、その一部をフイールド絶縁物２上
にわたつて形成し、本実施例の如くキヤパシタ１
５の容量を大きく、かつ領域１４の基板１と寄生
容量を小さくさせた。
この後、この第１の領域の上および側表面さら
に半導体基板１の表面上に窒化珪素被膜４を50〜
200Åの厚さに形成させた。
に半導体基板１の表面上に窒化珪素被膜４を50〜
200Åの厚さに形成させた。
この窒化珪素膜は、アンモニアガスを900〜
1100℃にて５〜10気圧に加圧して窒化する高圧窒
化法、または0.1〜10torrに減圧して高周波誘導
エネルギによるプラズマを発生させ、この活性化
したアンモニアまたはその分解物の窒素を500〜
1100℃にて加熱して窒化させて形成する。
1100℃にて５〜10気圧に加圧して窒化する高圧窒
化法、または0.1〜10torrに減圧して高周波誘導
エネルギによるプラズマを発生させ、この活性化
したアンモニアまたはその分解物の窒素を500〜
1100℃にて加熱して窒化させて形成する。
この被膜４は他の絶縁物、例えば酸化珪素、金
属酸化物であつてもよく、またこの第１の領域も
不純物がドープされた珪素ではなく、真性または
真性とP+またはN+型の半導体との多層膜、さら
にまたは金属または金属化合物特にMo，Ｗまた
はその珪化物（Mo2Si，W2Si等）であつてもよ
い。
属酸化物であつてもよく、またこの第１の領域も
不純物がドープされた珪素ではなく、真性または
真性とP+またはN+型の半導体との多層膜、さら
にまたは金属または金属化合物特にMo，Ｗまた
はその珪化物（Mo2Si，W2Si等）であつてもよ
い。
次に公知のCF4ガスを用いたプラズマエツチン
グ法を行い、開口４１を設ける。
グ法を行い、開口４１を設ける。
次にその上面に導体または半導体の被膜５を
0.1〜1μｍの厚さに形成する。形成方法は、例え
ば減圧CVD法を用いればよい。
0.1〜1μｍの厚さに形成する。形成方法は、例え
ば減圧CVD法を用いればよい。
この被膜５は、上面および側面の厚さは均質に
また所定の厚さに形成させることがきわめて重要
である。
また所定の厚さに形成させることがきわめて重要
である。
即ち、第１の領域３の側周辺はその側周辺にと
つての厚さ方向は被膜５の厚さと同じであるが、
その領域の基板上方からのみかけの厚さは２〜５
倍の厚さにさせることが重要である。
つての厚さ方向は被膜５の厚さと同じであるが、
その領域の基板上方からのみかけの厚さは２〜５
倍の厚さにさせることが重要である。
例えばこの被膜５としては、Ｐ型の珪素を0.10
〜1.5μｍ、特に0.5〜0.7μｍの厚さに形成すればよ
い。
〜1.5μｍ、特に0.5〜0.7μｍの厚さに形成すればよ
い。
さらにこの被膜に添加するＰまたはＮ型の不純
物の濃度はこの電極６の導電性の程度によつて決
定される。
物の濃度はこの電極６の導電性の程度によつて決
定される。
例えば基板１がＰ型でその界面をよりＰ化しよ
うとする場合は、被膜５はP+型で珪素を用いれ
ばよい。
うとする場合は、被膜５はP+型で珪素を用いれ
ばよい。
また、この被膜５と半導体基板に設けられる第
２の領域３とをオーム接触させるため、ここでは
第２の領域１３、およびそのリード９の部分を
N+とし、最後にゲイト電極の部分のみにP+とす
るのに必要な不純物を５〜50倍の濃度に添加し
た。
２の領域３とをオーム接触させるため、ここでは
第２の領域１３、およびそのリード９の部分を
N+とし、最後にゲイト電極の部分のみにP+とす
るのに必要な不純物を５〜50倍の濃度に添加し
た。
さらにこの被膜５を不純物を添加することなし
に作り、工程Ｃの後ゲイト電極の部分のみP+を
添加し、またリード９となる領域はN+を後工程
において形成してもよい。
に作り、工程Ｃの後ゲイト電極の部分のみP+を
添加し、またリード９となる領域はN+を後工程
において形成してもよい。
また第２の領域１３とゲイト電極６とが同一導
電型とするならば被膜５はN+型でよい。
電型とするならば被膜５はN+型でよい。
またこの被膜５をW2Si，Mo2Si等珪素とタン
グステン、モリブデンの化合物または混合物とす
る場合には、それらの被膜をLPCVD、電子ビー
ム蒸着、反応性スパツタ法にて0.3〜1.5μｍ特に
0.5〜0.7μｍ形成すればよい。
グステン、モリブデンの化合物または混合物とす
る場合には、それらの被膜をLPCVD、電子ビー
ム蒸着、反応性スパツタ法にて0.3〜1.5μｍ特に
0.5〜0.7μｍ形成すればよい。
かくして第２図Ｂを得る。
次に第２図Ｃで示される如く、この上面に被膜
の一部として残置させる領域上にフオトレジスト
（例えばOMR−83東京応化製）をコーテイング
し、露光の後フオトエツチングを行つた。
の一部として残置させる領域上にフオトレジスト
（例えばOMR−83東京応化製）をコーテイング
し、露光の後フオトエツチングを行つた。
このエツチングに関しては、従来より用いられ
た溶液を用いるエツチング方法ではなく、サイド
エツチおよびテーパエツチのきわめて少ないまた
は全くないエツチング方法を用いることが重要で
ある。
た溶液を用いるエツチング方法ではなく、サイド
エツチおよびテーパエツチのきわめて少ないまた
は全くないエツチング方法を用いることが重要で
ある。
具体的には2.45GHzを用いたマイクロ波により
エツチング用反応性気体、例えばフツ化窒素
（NF3），CF4を化学的に活性化し、さらにその真
空度を0.1〜0.001torr特に0.05〜0.01torrに真空引
きをし、エツチング用の反応性気体を基板の上面
より垂直方向に流し、サイドエツチを皆無にすべ
く努めた。
エツチング用反応性気体、例えばフツ化窒素
（NF3），CF4を化学的に活性化し、さらにその真
空度を0.1〜0.001torr特に0.05〜0.01torrに真空引
きをし、エツチング用の反応性気体を基板の上面
より垂直方向に流し、サイドエツチを皆無にすべ
く努めた。
その結果、被膜５のうちフオトレジストの形成
されていない平面部が完全に除去される時、第１
の領域３の側周辺の被膜８はそのまま側周辺に三
角形状に層６を残存させることができる。
されていない平面部が完全に除去される時、第１
の領域３の側周辺の被膜８はそのまま側周辺に三
角形状に層６を残存させることができる。
加えて絶縁膜４上に対抗電極７をキヤパシタを
第１の領域３、絶縁膜４および電極７で構成させ
て設けることができた。
第１の領域３、絶縁膜４および電極７で構成させ
て設けることができた。
さらに第２の領域となる部分のコンタクト４と
そのリード９はこの実施例はＰ型にて電極リード
９として残存させることができた。
そのリード９はこの実施例はＰ型にて電極リード
９として残存させることができた。
この三角形状の層６はその巾が0.05〜1.0μｍ、
代表的には0.1〜0.5μｍを有し、さらにその高さ
も0.3〜2.5μｍ代表的には0.4〜0.8μｍをしている。
代表的には0.1〜0.5μｍを有し、さらにその高さ
も0.3〜2.5μｍ代表的には0.4〜0.8μｍをしている。
特にこの巾は、被膜５の膜厚とプラズマエツチ
ングによるエツチング時間強度の関数であるが、
電子ビーム露光のような高度な技術を用いること
なく、0.05〜1.0μｍの極短チヤネルにして設ける
ことができた。
ングによるエツチング時間強度の関数であるが、
電子ビーム露光のような高度な技術を用いること
なく、0.05〜1.0μｍの極短チヤネルにして設ける
ことができた。
この第２図ｃにおいて、三角形状の層６は巾が
0.1〜1μｍという細さであるが、その層は設計の
必要に応じてフイールド絶縁物上に延在させる
時、そのリード巾を１〜3μｍと巾広に設け、同
一基板に設けられた他のMIS・FETの電極リー
ドと連結したり、または他の電極リード９と電気
的に連結してもよいことはいうまでもない。
0.1〜1μｍという細さであるが、その層は設計の
必要に応じてフイールド絶縁物上に延在させる
時、そのリード巾を１〜3μｍと巾広に設け、同
一基板に設けられた他のMIS・FETの電極リー
ドと連結したり、または他の電極リード９と電気
的に連結してもよいことはいうまでもない。
さらに電極７、リード９の上面にマスク作用を
有する金属を形成し、かつその下の半導体をN+
型としゲイト電極６の部分にP+型の不純物を拡
散してもよい。
有する金属を形成し、かつその下の半導体をN+
型としゲイト電極６の部分にP+型の不純物を拡
散してもよい。
但しこの場合は、この電極より延在したリード
下にまで横拡散をさせ、PN接合がその上側の金
属膜下にて形成させ実質的にPN接合を消滅させ
る必要がある。
下にまで横拡散をさせ、PN接合がその上側の金
属膜下にて形成させ実質的にPN接合を消滅させ
る必要がある。
次に第２図Ｄに示される如く、イオン注入法に
より第２の領域１３、三角形状の層６、電極、リ
ード９および第１の領域３を形成した。
より第２の領域１３、三角形状の層６、電極、リ
ード９および第１の領域３を形成した。
するとこの第１および第２の領域１３，１４は
三角形状の層６の両端下にその一端を実質的に一
致させることができた。
三角形状の層６の両端下にその一端を実質的に一
致させることができた。
また、電極、リード９と第２の領域１３とをオ
ーム接触させるため、電極下にはそれよりの不純
物の拡散層が50〜2000Åの深さで形成され、さら
に第１の領域３の下にもそれより不純物を固相−
固相拡散して半導体基板では概略同一形状に形成
して領域１４を設けた。
ーム接触させるため、電極下にはそれよりの不純
物の拡散層が50〜2000Åの深さで形成され、さら
に第１の領域３の下にもそれより不純物を固相−
固相拡散して半導体基板では概略同一形状に形成
して領域１４を設けた。
以上の説明より明らかな如く、三角形状の層６
を巾よりも高さ（厚さ）を実質的により大きく、
さらにその巾が0.1〜1μｍという小さなものにす
ることを可能にさせた。
を巾よりも高さ（厚さ）を実質的により大きく、
さらにその巾が0.1〜1μｍという小さなものにす
ることを可能にさせた。
さらにこのゲイト電極となる層６の厚さが大き
いため、ジオメトリカルには強度的に弱くなり、
また凹凸が激しくなりやすいため、それを電気的
には絶縁膜４にてアイソレイシヨンにし、さらに
力学的には補強させることができたことを特徴と
している。
いため、ジオメトリカルには強度的に弱くなり、
また凹凸が激しくなりやすいため、それを電気的
には絶縁膜４にてアイソレイシヨンにし、さらに
力学的には補強させることができたことを特徴と
している。
第２図Ｄにおいて明らかな如く、第１３，１４
および第２の領域１３を互いに三角形状の層６に
て離間し、一方をソース、他方をドレインとし、
層６をゲイト電極とすると極短チヤネル形の
MIS・FETを作ることができる。
および第２の領域１３を互いに三角形状の層６に
て離間し、一方をソース、他方をドレインとし、
層６をゲイト電極とすると極短チヤネル形の
MIS・FETを作ることができる。
加えてソースまたはドレインを構成する第１の
領域を一方の電極とし、絶縁膜１５、さらにその
上側に対抗電極７を設けることによりMIS・
FETに直列にキヤパシタ１５を設けたことを特
徴としている。
領域を一方の電極とし、絶縁膜１５、さらにその
上側に対抗電極７を設けることによりMIS・
FETに直列にキヤパシタ１５を設けたことを特
徴としている。
かくの如き構造により、キヤパシタは第１の領
域の上面に形成し、６枚のフオトマスクにて形成
させることができた。加えてこのキヤパシタの対
抗電極はゲイト電極６の上面のすべてをキヤパシ
タとすることができ、きわめてその実効面積を小
さくすることができた。
域の上面に形成し、６枚のフオトマスクにて形成
させることができた。加えてこのキヤパシタの対
抗電極はゲイト電極６の上面のすべてをキヤパシ
タとすることができ、きわめてその実効面積を小
さくすることができた。
第２図Ｅは第２図Ｄの縦断面図のMIS・FET
とキヤパシタを、その番号を対応させて信号化し
て記したものである。
とキヤパシタを、その番号を対応させて信号化し
て記したものである。
本参考例において半導体の導電型は、チヤネル
領域をＰ型、第１および第２の領域をN+型、ゲ
イト電極をP+型とするいわゆるバルクの少数キ
ヤリアを用いた。しかしゲイト電極もソース、ド
レインと同じN+型としたエンヘンスメント型ま
たはデイプレツシヨン型のMIS・FETとしても
よい。
領域をＰ型、第１および第２の領域をN+型、ゲ
イト電極をP+型とするいわゆるバルクの少数キ
ヤリアを用いた。しかしゲイト電極もソース、ド
レインと同じN+型としたエンヘンスメント型ま
たはデイプレツシヨン型のMIS・FETとしても
よい。
またチヤネル領域にＮ型、第１および第２の領
域にN+型、ゲイト電極をP+またはN+型としたバ
ルクの多数キヤリアを用いたそれぞれエンヘンス
メント型またはデイプレツシヨン型のMIS・
FET即ちDIS・FET（DIPLETION LAYER
CONTROLED MIS・FET）（特願昭55−3250
昭和55年１月14日出願）としてもよい。
域にN+型、ゲイト電極をP+またはN+型としたバ
ルクの多数キヤリアを用いたそれぞれエンヘンス
メント型またはデイプレツシヨン型のMIS・
FET即ちDIS・FET（DIPLETION LAYER
CONTROLED MIS・FET）（特願昭55−3250
昭和55年１月14日出願）としてもよい。
第１図は基板にひとつのMIS・FETとひとつ
のキヤパシタにより1Tr／ce11のダイナミツク
RAMのメモリセルを形成させたものであるが、
フイールド絶縁物により離間した他部に他の
MIS・FETを同一基板に設けて、複数個の
MIS・FETを作るいわゆるLSI，VLSIにするこ
とは本発明をさらに助長させることができる。
のキヤパシタにより1Tr／ce11のダイナミツク
RAMのメモリセルを形成させたものであるが、
フイールド絶縁物により離間した他部に他の
MIS・FETを同一基板に設けて、複数個の
MIS・FETを作るいわゆるLSI，VLSIにするこ
とは本発明をさらに助長させることができる。
〔参考例 ２〕
第４図に他の参考例を示す。
第４図において、まずＰ型の導電型を有する半
導体基板１に対しその基板にプラズマ窒化を800
〜1200℃にて施し、表面に50〜1200Åの厚さの窒
化膜を形成する。
導体基板１に対しその基板にプラズマ窒化を800
〜1200℃にて施し、表面に50〜1200Åの厚さの窒
化膜を形成する。
さらにその窒化膜を第１のフオトマスクを用
いてフオトリソグラフイー技術によつて選択的に
バツフアエツチ液にて除去する。さらにその除去
された領域のみを５〜15気圧に加圧された水蒸気
中にて600〜1100℃にて加熱酸化をし、フイール
ド絶縁物２を0.3〜2μｍの厚さに埋置して形成す
る。
いてフオトリソグラフイー技術によつて選択的に
バツフアエツチ液にて除去する。さらにその除去
された領域のみを５〜15気圧に加圧された水蒸気
中にて600〜1100℃にて加熱酸化をし、フイール
ド絶縁物２を0.3〜2μｍの厚さに埋置して形成す
る。
またこのフイールド絶縁物上部をその上面を平
均にするため30〜50％化学的にバツフアエツチ液
にてマスクとなつた窒化物を除去すると同時に除
去してもよい。
均にするため30〜50％化学的にバツフアエツチ液
にてマスクとなつた窒化物を除去すると同時に除
去してもよい。
この後第４図Ａにおいてはその右部に半導体層
３を形成する。
３を形成する。
この半導体層はその下部の0.05〜0.2μｍの厚さ
に高濃度のN+型の導電型となる不純物をドープ
し、中央部または上部には真性の半導体を0.5〜
2μｍの厚さに形成させ、この領域の縦向きの抵
抗の抵抗率を向上させるため真性の半導体または
Ｎ型の半導体に酸素または窒素を0.5〜50モル％
イオン注入法により選択的に添加注入して半絶縁
膜とすると、その抵抗率を真性の半導体の５〜50
倍の109Ωcmにまですることができる。
に高濃度のN+型の導電型となる不純物をドープ
し、中央部または上部には真性の半導体を0.5〜
2μｍの厚さに形成させ、この領域の縦向きの抵
抗の抵抗率を向上させるため真性の半導体または
Ｎ型の半導体に酸素または窒素を0.5〜50モル％
イオン注入法により選択的に添加注入して半絶縁
膜とすると、その抵抗率を真性の半導体の５〜50
倍の109Ωcmにまですることができる。
この半絶縁膜または真性の半導体は、化学的に
は縦方向に積層された抵抗体として作用させるこ
とができ、高密度化の集積回路として最適であ
る。
は縦方向に積層された抵抗体として作用させるこ
とができ、高密度化の集積回路として最適であ
る。
第４図Ｂにおいてさらにこの半導体基板１およ
び第１の領域３の上表面を酸化または窒化をして
絶縁膜４を形成する。もちろんこの絶縁膜４は気
相法または真空蒸着法により形成してもよい。
び第１の領域３の上表面を酸化または窒化をして
絶縁膜４を形成する。もちろんこの絶縁膜４は気
相法または真空蒸着法により形成してもよい。
また第１の領域３が基板と異種の半導体または
導体の場合、その酸化物または窒化物となり基板
表面上で異なる絶縁膜とすることはいうまでもな
い。
導体の場合、その酸化物または窒化物となり基板
表面上で異なる絶縁膜とすることはいうまでもな
い。
さらに第４図Ｂにおいては、開口４１，４２を
第３のフオトマスクを用いて形成し、その上に
三角形状の層６を形成するための被膜８を形成し
サイドエツチを防いだエツチングを第４のフオト
マスクを用いて形成する。
第３のフオトマスクを用いて形成し、その上に
三角形状の層６を形成するための被膜８を形成し
サイドエツチを防いだエツチングを第４のフオト
マスクを用いて形成する。
さらに第４図Ｃに示す如く、フイールド絶縁物
２および三角形状の層６の両端下に概略一致せし
めて第２の領域１３および第１の領域３の下側の
拡散層１４を形成せしめる。
２および三角形状の層６の両端下に概略一致せし
めて第２の領域１３および第１の領域３の下側の
拡散層１４を形成せしめる。
そしてそれぞれの領域１３および１４または３
をソースおよびドレインまたはドレインまたはソ
ースとし、三角形状の層６をゲイト電極とする
MIS・FETを形成する。
をソースおよびドレインまたはドレインまたはソ
ースとし、三角形状の層６をゲイト電極とする
MIS・FETを形成する。
このMIS・FETは、基板の少数キヤリアを用
いるN+１３−Ｐ（ゲイト電極下のチヤネル形成領
域）−N+１４または３の構成であつた。しかしま
た基板の多数キヤリアを用いるN+１３−Ｎ（ゲイ
ト電極６下のチヤネル形成領域）−N+（１４また
は３）であつてもよい。
いるN+１３−Ｐ（ゲイト電極下のチヤネル形成領
域）−N+１４または３の構成であつた。しかしま
た基板の多数キヤリアを用いるN+１３−Ｎ（ゲイ
ト電極６下のチヤネル形成領域）−N+（１４また
は３）であつてもよい。
またリード５，９がフイールド絶縁物２上に設
けられているため、複数のMIS・FETを集積化
することはきわめて容易であつた。
けられているため、複数のMIS・FETを集積化
することはきわめて容易であつた。
第４図Ｅは、第４図Ｄの電気的な等価回路とし
たものである。
たものである。
さらに第４図Ｅを２つフリツプフロツプに組み
合わせてスタテイツクRAMとすることができ
る。
合わせてスタテイツクRAMとすることができ
る。
また第１の領域をフオトマスクにてマスクア
ラインを行う際、その領域の大部分はフイールド
絶縁物２の上面にわたつて設けることができる。
ラインを行う際、その領域の大部分はフイールド
絶縁物２の上面にわたつて設けることができる。
そのため実質的に第１の領域３下の拡散層１４
の存在する領域の巾を0.3〜3μｍときわめて巾狭
くできる。そのため層１４と基板との寄生容量を
きわめて少なくすることができた。さらにこのゲ
イト電極６とソースまたはドレインと特殊な工程
を必要とすることなく電極、リード５，９により
作製できること、またこの上面に層間絶縁物３６
の上に第５、第６のフオトマスク，によるフ
オトエツチングが行えること、２層配線がＸ，Ｙ
方向に実施でき、さらに必要なマスク数が６種類
のみであるという特徴を有する。
の存在する領域の巾を0.3〜3μｍときわめて巾狭
くできる。そのため層１４と基板との寄生容量を
きわめて少なくすることができた。さらにこのゲ
イト電極６とソースまたはドレインと特殊な工程
を必要とすることなく電極、リード５，９により
作製できること、またこの上面に層間絶縁物３６
の上に第５、第６のフオトマスク，によるフ
オトエツチングが行えること、２層配線がＸ，Ｙ
方向に実施でき、さらに必要なマスク数が６種類
のみであるという特徴を有する。
以上の実施例または参考例において、第１の領
域を構成する材料、または三角形状の層６を構成
する材料はP+またはN+型の導電型を有する不純
物をドープした基板と同一主成分の材料、例えば
珪素を中心として記した。
域を構成する材料、または三角形状の層６を構成
する材料はP+またはN+型の導電型を有する不純
物をドープした基板と同一主成分の材料、例えば
珪素を中心として記した。
しかしそれらは珪素とMO，Ｗとの混合物また
は化合物（Mo2Si，w2Si）であつてもよく、ま
た真性、Ｐ型またはＮ型の半導体を多層構造にし
ても、また珪素の如き半導体とMO，Ｗ、白金ま
たはその化合物との多層構造を有せしめてもよい
ことは云うまでもない。
は化合物（Mo2Si，w2Si）であつてもよく、ま
た真性、Ｐ型またはＮ型の半導体を多層構造にし
ても、また珪素の如き半導体とMO，Ｗ、白金ま
たはその化合物との多層構造を有せしめてもよい
ことは云うまでもない。
本発明は従来の一対の構造を有するソース、ド
レインをゲイト電極により互いに離間する構造で
はなく、ソースまたはドレインを構成し得る第１
の領域にその側部がよりかかるようにして力学的
に補強をしたゲイト電極を有し、そのソースまた
はドレインは半導体基板表面上に設けられた。ま
た他のソースおよびドレインはゲイトの一端部に
概略一致して半導体上部に設けられた構造を有
し、その構造的な特徴さらに0.1〜1μｍの極短チ
ヤネルMIS・FETを電子ビーム露光等の技術を
用いることなく実施せしめるという大きな特徴を
有する。
レインをゲイト電極により互いに離間する構造で
はなく、ソースまたはドレインを構成し得る第１
の領域にその側部がよりかかるようにして力学的
に補強をしたゲイト電極を有し、そのソースまた
はドレインは半導体基板表面上に設けられた。ま
た他のソースおよびドレインはゲイトの一端部に
概略一致して半導体上部に設けられた構造を有
し、その構造的な特徴さらに0.1〜1μｍの極短チ
ヤネルMIS・FETを電子ビーム露光等の技術を
用いることなく実施せしめるという大きな特徴を
有する。
第１図は従来より知られたMIS・FETの縦断
面図を示す。第２は、参考例の製造工程および構
造を示すための縦断面図である。第３図は、実施
例の製造工程および構造を示すための縦断面図で
ある。第４図は、参考例の製造工程および構造を
示すための縦断面図である。
面図を示す。第２は、参考例の製造工程および構
造を示すための縦断面図である。第３図は、実施
例の製造工程および構造を示すための縦断面図で
ある。第４図は、参考例の製造工程および構造を
示すための縦断面図である。
Claims (1)
- １ 半導体基板表面上に選択的に設けられた凸状
の導体または半導体の第１の領域と、前記表面上
および前記第１の領域の側周辺に設けられた絶縁
膜と、前記絶縁膜を介して前記凸状の第１の領域
によりかかるように形成された、左側及び右側の
側面に２つの導体又は半導体よりなるコーナ部に
設けられたゲイト電極と、該２つの電極の一端下
には前記第１の領域と離間して２つの第２領域を
設けることにより、ソース、ドレイン及びチヤネ
ル領域が概略同一平面上に形成された、直接接続
構造を有する２つの絶縁ゲイト型電界効果半導体
装置を設けるとともに前記凸状の第１の領域とコ
ンタクトしたリードとを有するインバータを構成
せしめたことを特徴とする半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132528A JPS5758360A (en) | 1980-09-24 | 1980-09-24 | Semiconductor device |
| US06/304,882 US4654680A (en) | 1980-09-24 | 1981-09-23 | Sidewall gate IGFET |
| US06/502,629 US4541166A (en) | 1980-09-24 | 1983-06-09 | Method of making semiconductor deivce using a conductive layer as mask |
| US06/769,340 US4725871A (en) | 1980-09-24 | 1985-08-26 | Depletion mode short channel IGFET |
| US06/769,379 US4729002A (en) | 1980-09-24 | 1985-08-26 | Self-aligned sidewall gate IGFET |
| US06/769,339 US4721988A (en) | 1980-09-24 | 1985-08-26 | Self-aligned dual-gate igfet assembly |
| US06/769,383 US4717941A (en) | 1980-09-24 | 1985-08-26 | Sidewall multiple-gate IGFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132528A JPS5758360A (en) | 1980-09-24 | 1980-09-24 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20743892A Division JPH0671081B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758360A JPS5758360A (en) | 1982-04-08 |
| JPH0570308B2 true JPH0570308B2 (ja) | 1993-10-04 |
Family
ID=15083391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132528A Granted JPS5758360A (en) | 1980-09-24 | 1980-09-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758360A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228447A (en) * | 1979-02-12 | 1980-10-14 | Tektronix, Inc. | Submicron channel length MOS inverter with depletion-mode load transistor |
-
1980
- 1980-09-24 JP JP55132528A patent/JPS5758360A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758360A (en) | 1982-04-08 |
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