JPH0570928B2 - - Google Patents
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- Publication number
- JPH0570928B2 JPH0570928B2 JP58135906A JP13590683A JPH0570928B2 JP H0570928 B2 JPH0570928 B2 JP H0570928B2 JP 58135906 A JP58135906 A JP 58135906A JP 13590683 A JP13590683 A JP 13590683A JP H0570928 B2 JPH0570928 B2 JP H0570928B2
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- JP
- Japan
- Prior art keywords
- silicon
- semiconductor
- film
- amorphous
- thin film
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2921—Materials being crystalline insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
- H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
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- H10P14/3822—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、SOS等絶縁性基板上の半導体結晶
薄膜の製造方法に関する。
薄膜の製造方法に関する。
絶縁性基板、特に絶縁性単結晶基板上のシリコ
ン膜を用いた集積回路は、その構造上、高密度
化、高速度化の点において半導体基板を用いたも
のよりも有利である。反面、基板上に異種の単結
晶膜を成長させるためシリコン膜には高密度の格
子欠陥が存在するという欠点をもつ。
ン膜を用いた集積回路は、その構造上、高密度
化、高速度化の点において半導体基板を用いたも
のよりも有利である。反面、基板上に異種の単結
晶膜を成長させるためシリコン膜には高密度の格
子欠陥が存在するという欠点をもつ。
例えばSOS（サフアイア単結晶基板上のシリコ
ン膜）を用いてMOSデバイスを製作しその基本
特性を調べてみるとバルクシリコンのMOSデバ
イスと比べ、ドレーンリーク電流の増加、反転層
移動度の低下が見られる。前者はドレーン側近傍
における生成再結合電流によるものであり、後者
はシリコン膜に散乱中心が多いため、キヤリア担
体が散乱することによつて起こる。そして、これ
らは共に格子欠陥に基因しているものであるため
その大幅な減少及び格子欠陥によつてつくられる
深い準位を電気的に不活性化することが要求され
ている。
ン膜）を用いてMOSデバイスを製作しその基本
特性を調べてみるとバルクシリコンのMOSデバ
イスと比べ、ドレーンリーク電流の増加、反転層
移動度の低下が見られる。前者はドレーン側近傍
における生成再結合電流によるものであり、後者
はシリコン膜に散乱中心が多いため、キヤリア担
体が散乱することによつて起こる。そして、これ
らは共に格子欠陥に基因しているものであるため
その大幅な減少及び格子欠陥によつてつくられる
深い準位を電気的に不活性化することが要求され
ている。
本発明の目的は、半導体薄膜に存在する格子欠
陥を減少させると共に格子欠陥に基因する深い準
位を電気的に不活性化せしめる効果を与えること
より、すぐれた特性をもつ半導体装置用の絶縁性
基板上の半導体結晶薄膜を得ることにある。
陥を減少させると共に格子欠陥に基因する深い準
位を電気的に不活性化せしめる効果を与えること
より、すぐれた特性をもつ半導体装置用の絶縁性
基板上の半導体結晶薄膜を得ることにある。
本発明は絶縁性基板上に形成した半導体結晶薄
膜に該半導体のハロゲン化合物をイオン注入し半
導体膜の一部を非晶質化した後、熱処理により該
非晶質層を再結晶化させ半導体膜に含まれていた
格子欠陥を除去すると共に、イオン注入されたハ
ロゲン原子により格子欠陥における不対電子を不
活性化させることにより半導体薄膜の電気的特性
を向上せしめるものである。
膜に該半導体のハロゲン化合物をイオン注入し半
導体膜の一部を非晶質化した後、熱処理により該
非晶質層を再結晶化させ半導体膜に含まれていた
格子欠陥を除去すると共に、イオン注入されたハ
ロゲン原子により格子欠陥における不対電子を不
活性化させることにより半導体薄膜の電気的特性
を向上せしめるものである。
本発明によれば、イオン注入による非晶質化と
その後の熱処理によつて半導体膜中の格子欠陥密
度が大巾に減少すると共に未だ存在する格子欠陥
によつて形成される不対電子はハロゲン原子によ
つて不活性化され、この結果、半導体薄膜の電気
的特性はバルク半導体のそれとほぼ同等のものに
なる。
その後の熱処理によつて半導体膜中の格子欠陥密
度が大巾に減少すると共に未だ存在する格子欠陥
によつて形成される不対電子はハロゲン原子によ
つて不活性化され、この結果、半導体薄膜の電気
的特性はバルク半導体のそれとほぼ同等のものに
なる。
本発明の実施例について図面を参照して詳述す
る。第１図に於いて絶縁性基板１１として（１１
０、２）面を有するサフアイア単結晶基板を用い
た。その上にシリコン（Si）膜１２を0.3μｍ堆積
した。成長方法は化学気相成長法（CVD法）で
あり、その条件を成長温度950℃、成長速度2μ
ｍ／minとすることにより、（001）シリコン単結
晶膜が形成される（第１図ａ）。次にイオン種と
してシリコンフツ素化合物（SiF+）を選び射影
飛程（Rp）がシリコン膜のほぼ中央部になるよ
う加速電圧を170kVに設定し、ドーズ量２×1015
cm-2の条件においてシリコン膜１２へイオン注入
し、シリコン表面側を非晶質化１３する。（第１
図ｂ）。次に1000℃、N2ガス雰囲気中において20
分間熱処理を行い、非晶質シリコン層１３を固相
エピタキシヤル的に再結晶化せしめる（第１図
ｃ）。
る。第１図に於いて絶縁性基板１１として（１１
０、２）面を有するサフアイア単結晶基板を用い
た。その上にシリコン（Si）膜１２を0.3μｍ堆積
した。成長方法は化学気相成長法（CVD法）で
あり、その条件を成長温度950℃、成長速度2μ
ｍ／minとすることにより、（001）シリコン単結
晶膜が形成される（第１図ａ）。次にイオン種と
してシリコンフツ素化合物（SiF+）を選び射影
飛程（Rp）がシリコン膜のほぼ中央部になるよ
う加速電圧を170kVに設定し、ドーズ量２×1015
cm-2の条件においてシリコン膜１２へイオン注入
し、シリコン表面側を非晶質化１３する。（第１
図ｂ）。次に1000℃、N2ガス雰囲気中において20
分間熱処理を行い、非晶質シリコン層１３を固相
エピタキシヤル的に再結晶化せしめる（第１図
ｃ）。
このようにして得られた試料を用い、次に
MOS素子を製作しその特性を評価した。試作方
法はよく用いられている多結晶シリコンゲート工
程によつた。Ｎチヤネル及びＰチヤネルMOSト
ランジスタにつき評価を行つた結果、キヤリア移
動度はＮチヤネルトランジスタでは800cm2／Ｖ・
sec、Ｐチヤネルトランジスタでは220cm2／Ｖ・
secが得られ、従来のSOSMOSトランジスタにお
けるキヤリア移動度450cm2／Ｖ・sec（Ｎチヤネ
ル）、及び180cm2／Ｖ・sec（Ｐチヤネル）を大幅に
上回ることが判明した。また、ドレーンリーク電
流も従来のSOSMOSトランジスタにおける値１
×10-10A／μｍから大幅に改善され１×
10-12A／μｍになつた。このようにキヤリア移
動度及びドレーンリーク電流が大幅に改良された
理由として、再結晶化したシリコン層における格
子欠陥密度が減少すること及びフツ素が格子欠陥
による不対電子を電気的に不活性化することが考
えられる。
MOS素子を製作しその特性を評価した。試作方
法はよく用いられている多結晶シリコンゲート工
程によつた。Ｎチヤネル及びＰチヤネルMOSト
ランジスタにつき評価を行つた結果、キヤリア移
動度はＮチヤネルトランジスタでは800cm2／Ｖ・
sec、Ｐチヤネルトランジスタでは220cm2／Ｖ・
secが得られ、従来のSOSMOSトランジスタにお
けるキヤリア移動度450cm2／Ｖ・sec（Ｎチヤネ
ル）、及び180cm2／Ｖ・sec（Ｐチヤネル）を大幅に
上回ることが判明した。また、ドレーンリーク電
流も従来のSOSMOSトランジスタにおける値１
×10-10A／μｍから大幅に改善され１×
10-12A／μｍになつた。このようにキヤリア移
動度及びドレーンリーク電流が大幅に改良された
理由として、再結晶化したシリコン層における格
子欠陥密度が減少すること及びフツ素が格子欠陥
による不対電子を電気的に不活性化することが考
えられる。
上述した工程を経て得られたSOS膜に対し、さ
らにシリコン界面側の結晶性をも改良するため第
２図に示す工程をとることができる。すなわち、
SiFを加速エネルギー350KeV、ドーズ量１×
1015cm-2の条件でシリコン膜２２へイオン注入す
る（第２図ａ）。これによりシリコン界面側が非
晶質２３される（第２図ｂ）。次に1000℃N2ガス
雰囲気中で20分間熱処理を行ないシリコン表面側
から非晶質層２３を再結晶化する。この工程を経
た後、作られたMOS素子特性ではドレーンリー
ク電流がさらに１桁低下する効果が得られた。
らにシリコン界面側の結晶性をも改良するため第
２図に示す工程をとることができる。すなわち、
SiFを加速エネルギー350KeV、ドーズ量１×
1015cm-2の条件でシリコン膜２２へイオン注入す
る（第２図ａ）。これによりシリコン界面側が非
晶質２３される（第２図ｂ）。次に1000℃N2ガス
雰囲気中で20分間熱処理を行ないシリコン表面側
から非晶質層２３を再結晶化する。この工程を経
た後、作られたMOS素子特性ではドレーンリー
ク電流がさらに１桁低下する効果が得られた。
この例においては、界面側、表面側それぞれ一
回ずつイオン注入を行つたが、さらに同様な条件
でイオン注入、熱処理工程を交互にくり返すこと
によつて、より一層の結晶性改善がなされる。
回ずつイオン注入を行つたが、さらに同様な条件
でイオン注入、熱処理工程を交互にくり返すこと
によつて、より一層の結晶性改善がなされる。
また、本発明実施後のシリコン単結晶膜上にさ
らにシリコン膜をエピタキシヤル成長させること
によつて所望の膜厚のシリコン単結晶膜を得るこ
ともできる。
らにシリコン膜をエピタキシヤル成長させること
によつて所望の膜厚のシリコン単結晶膜を得るこ
ともできる。
基板としては絶縁性単結晶基板であればよく、
サフアイア（ａ−Al2Os）以外にはスピヌネル
（MgO・Al2Os）、酸化ベリリウム（BeO）、シリ
カ（α−SiO2）、二酸化トリウム（ThO2）など
が挙げられる。
サフアイア（ａ−Al2Os）以外にはスピヌネル
（MgO・Al2Os）、酸化ベリリウム（BeO）、シリ
カ（α−SiO2）、二酸化トリウム（ThO2）など
が挙げられる。
半導体薄膜としてはシリコンの他にジルマニウ
ム、スズ等があげられる。イオン注入条件は所望
の非晶質層を形成できる条件であればよく、イオ
ン種はSiFの他にSiF2、SiF3等のSi−Ｆ系、SiCl、
SiCl2のSi−Cl系及び、Si−Ｉ系化合物を用いて
もよいことはもちろんである。また他の半導体に
対してもそのハロゲン系化合物を用いればよい。
熱処理温度は再結晶化が起こる温度であればよく
500℃以上で炉処理、あるいはレーザ、電子線等
のエネルギービーム照射であつてもよい。また熱
処理雰囲気はN2ガス、O2ガス、Arガス等の不活
性ガスそれぞれにおいて同様な効果が認められ
た。シリコン膜形成法はCVD法に限らず、真空
蒸着法、分子線エピタキシヤル法などがある。
ム、スズ等があげられる。イオン注入条件は所望
の非晶質層を形成できる条件であればよく、イオ
ン種はSiFの他にSiF2、SiF3等のSi−Ｆ系、SiCl、
SiCl2のSi−Cl系及び、Si−Ｉ系化合物を用いて
もよいことはもちろんである。また他の半導体に
対してもそのハロゲン系化合物を用いればよい。
熱処理温度は再結晶化が起こる温度であればよく
500℃以上で炉処理、あるいはレーザ、電子線等
のエネルギービーム照射であつてもよい。また熱
処理雰囲気はN2ガス、O2ガス、Arガス等の不活
性ガスそれぞれにおいて同様な効果が認められ
た。シリコン膜形成法はCVD法に限らず、真空
蒸着法、分子線エピタキシヤル法などがある。
第１図ａ〜ｃは本発明の一実施例を説明するた
めの工程断面図、第２図ａ〜ｃは本発明の他の実
施例を説明するための工程断面図である。 図において、１１，２１……サフアイア基板、
１２，２２……シリコン単結晶膜、１３，２３…
…非晶質シリコン層、１４，２４……再結晶化シ
リコン層。
めの工程断面図、第２図ａ〜ｃは本発明の他の実
施例を説明するための工程断面図である。 図において、１１，２１……サフアイア基板、
１２，２２……シリコン単結晶膜、１３，２３…
…非晶質シリコン層、１４，２４……再結晶化シ
リコン層。
Claims (1)
- １ 絶縁性基板上の半導体薄膜をイオン注入によ
り非晶質化する工程と、その後熱処理により該非
晶質領域を再結晶化せしめる工程とを含んでお
り、かつ該イオン注入におけるイオン種として該
半導体の構成元素のハロゲン化合物を用いること
を特徴とする半導体結晶薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135906A JPS6028223A (ja) | 1983-07-27 | 1983-07-27 | 半導体結晶薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135906A JPS6028223A (ja) | 1983-07-27 | 1983-07-27 | 半導体結晶薄膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028223A JPS6028223A (ja) | 1985-02-13 |
| JPH0570928B2 true JPH0570928B2 (ja) | 1993-10-06 |
Family
ID=15162589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135906A Granted JPS6028223A (ja) | 1983-07-27 | 1983-07-27 | 半導体結晶薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028223A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293793A (ja) * | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
| KR100843741B1 (ko) | 2007-03-31 | 2008-07-04 | 동국대학교 산학협력단 | 실리콘적층 사파이어 박막의 제조방법 |
-
1983
- 1983-07-27 JP JP58135906A patent/JPS6028223A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028223A (ja) | 1985-02-13 |
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