JPH0570942B2 - - Google Patents
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- JPH0570942B2 JPH0570942B2 JP58053078A JP5307883A JPH0570942B2 JP H0570942 B2 JPH0570942 B2 JP H0570942B2 JP 58053078 A JP58053078 A JP 58053078A JP 5307883 A JP5307883 A JP 5307883A JP H0570942 B2 JPH0570942 B2 JP H0570942B2
- Authority
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- Japan
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- integrated circuit
- semiconductor integrated
- circuit device
- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、特に、
CMOSトランジスタ及びバイポーラトランジス
タから成る高速で低消費電極のゲートアレイLSI
（Large Scale Integration）に好適な半導体集積
回路装置に関する。 〔発明の背景〕 ゲートアレイLSIとは、LSIを製造する時に用
いる10数枚のホトマスクのうちで配線に相当する
マスクのみを開発品種に応じて作成して所望の電
気回路動作を有するLSIを製造するものである。
このマスタスライス方式の概念は1960年代からあ
ると言われている。 ゲートアレイLSIの構成を第１図に示す。半導
体チツプ１０はその外周にボンデイングバツド及
び入出力回路領域１４を持ち、内部にはトランジ
スタ等の素子から成る基本セル１１をｘ方向に配
列した基本セル列１２を配線領域１３を挾んで繰
り返しｙ方向に並設した構成を採つている。所望
の電気回路動作を得るために、隣接した基本セル
１１を１個あるいは数個結線してNANDゲート
やフリツプフロツプ等に形成する。そして複数個
の基本セル１１で形成した各種論理ゲート間を論
理図に従つて配線することによつて１つのLSIを
構成する。 従来のCMOSゲートアレイLSIでは、基本セル
１１はCMOSトランジスタから構成されている。
CMOS回路は消費電力が小さいという特長を有
しているが、MOSトランジスタの伝達コンダク
タンスが小さいため、負荷容量が大きいとその充
放電に時間がかかり、スピードが遅くなる欠点が
あつた。 また、従来のバイポーラゲートアレイLSIで
は、基本セル１１はバイポーラトランジスタ及び
抵抗などから構成されている。バイポーラ回路
は、バイポーラトランジスタの伝達コンダクタン
スがMOSトランジスタに比して大きいために、
負荷容量が大きくなつてもスピードが落ちにくい
という特長を有しているが、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするの
で消費電極が大きいという欠点があつた。 〔発明の目的〕 本発明の目的は以上述べてきた欠点を除去し、
高速で低消費電力、高集積度の半導体集積回路装
置を提供することにある。 〔発明の概要〕 本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高駆動能力特性に着目して、両
デバイスを組合わせたバイポーラ、CMOS複合
回路を構成可能な基本セルを用いて、高速では低
消費電力の半導体集積回路装置を得ようとするも
のである。 〔発明の実施例〕 以下、本発明を実施例によつて詳細に説明す
る。 第２図は基本セル１１のセルパターンを拡大し
たものである。第３図は理解を助けるためにその
断面図を概念的に示したものである。第２図と第
３図は同一部品は同一番号で示してある。Ｐ型半
導体基板上に設けたＮウエル２１内に、PMOS
トランジスタを構成するP+領域２３、及びNPN
バイポーラトランジスタを構成するコレクタ領域
２４、ベース領域２５、エミツタ領域２６を形成
している。すなわち１つのＮウエル内にPMOS
トランジスタとNPNバイポーラトランジスタを
構成している。これは、コレクタ領域２４の電位
を電源電位VCCにする回路部分に用いることに
よつてPMOSトランジスタの基板（この場合は
Ｎウエル２１）電位をNPNバイポーラトランジ
スタのコレクタ電位で固定して、集積化を図るも
のである。別のＮウエルに配置することも可能で
ある。Ｎウエル２２内にはNPNバイポーラトラ
ンジスタを構成するコレクタ領域２７、ベース領
域２８、エミツタ領域２９を形成している。これ
はコレクタ領域２７の電位が変化する回路部分に
用いるものである。Ｎウエル２１とＮウエル２２
の間は接地電位に落したＰ型領域３７で電気的に
絶縁する必要から、耐電圧等で決まる寸法だけ離
す必要がある。ここで接地電位に落したＰ型領域
３７はNMOSトランジスタの基板に相当するこ
とを着目してＮウエル２１と２２の間にNMOS
トランジスタを構成するN+領域３０を形成して
いる。同様にNMOSトランジスタを構成するN+
領域３１，３２を形成している。P+領域３３は
Ｐ領域３７の電位を接地電位に落とすために設け
ている。３５，３６はPMOSトランジスタ及び
NMOSトランジスタのポリシリコン等からなる
ゲート電極で入力部になる。それらの両端にはチ
ヤネル領域１３の上側からでも下側からでも基本
セルに入力できるよう１層目Al等の第１配線と
のコンタクトがとれるようふくらみ（一般にドツ
グボーンと呼ぶ）を持たせている。３４は２つの
NMOSトランジスタのゲート電極である。出力
は一般にＮウエル２２内に形成されたコネクタ領
域２７となるが、入力部の３５，３６と出力部の
２７は第１図のｙ方向を走る２層目のAlの第２
配線の配線ピツチと同寸法にし、自動設計
（Design Automation、DA）できるようにして
いる。 ゲート電極３５，３６，３４等を構成するポリ
Si配線の上には第１の配線膜（図示せず）があ
り、この上にAl等で長手方向を基本セル列と平
行に、電源配線やAlの第１配線（図示せず）が
形成される。ここで第１配線は論理ブロツク内の
結線や論理ブロツク間の結線を行なう。ポリSi配
線３４等あるいは拡散層２３等とAlの第１配線
とを接続する必要のある時は第１の絶縁膜にコン
タクト孔（以下単にコンタクトと称す）を開け
る。第１配線上には第２の絶縁膜（図示せず）
が、更にその上に長手方向が基本セル列と直交す
るようにAlの第２配線が形成されている。第１
配線と第２配線とを接続する必要のある時は第２
の絶縁膜にコンタクト孔（以下、スルーホールと
称す）を開ける。最上層には第３の絶縁膜があ
り、トランジスタ、配線を保護している。一般の
ゲートアレイLSIでは、第１配線、第２配線及び
両者を接続するために必要な部分にスルーホール
を設けた第２の絶縁膜を品種毎に変えて所望の
LSIを得る場合が多い。また、第１配線とポリSi
配線及び拡散層とを接続するために必要な部分に
コンタクトを設けた第１の絶縁膜も変えている例
もある。 第２図に示す様な基本セルを用いれば、LSIを
設計する上で必要な論理回路を構成可能である。
以下それらの実例について説明する。 第４図は本出願人が先に出願した（特願昭57−
188942号）バイポーラ・CMOS複合回路の一例
である２入力NAND回路である。 第４図に於いて、５０は、コレクタが電源端子
４０に、エミツタが出力端子４３に接続される第
１のNPNバイポーラトランジスタ（以下単に第
１のNPNと称す）、５１はコレクタが出力端子４
３に、エミツタが接地電位である固定電位端子に
接続される第２のNPNバイポーラトランジスタ
（以下単に第２のNPNと称す）、４１及び４２は
２個の入力端子、４４及び４５は、各ゲートがそ
れぞれ異なる入力端子４２及び４１に、各ソース
及びドレインが、第１のNPN，５０のコレクタ
とベースとの間に並列にそれぞれ接続される第
１、第２のPMOSトランジスタ（以下単に第１
のPMOS、第２のPMOSと称す）、４６及び４７
は、各ゲートがそれぞれ異なる入力端子４１及び
４２に、各ドレイン及び各ソースが第２のNPN
５１にコレクタとベースとの間に直列にそれぞれ
接続される第１、第２のNMOSトランジスタ
（以下単に第１のNMOS、第２のNMOSと称
す）、４８はゲートが電源端子４０に、ドレイン
及びソースが第１のNPN，５０のベースとエミ
ツタとに接続される第３のNMOSトランジスタ
（以下単に第３のNMOSと称す）、４９はゲート
が電源端子４０に、ドレイン及びソースが第２の
NPN，５１のベースとエミツタとに接続される
第４のNMOSトランジスタ（以下単に第４の
NMOSと称す）である。 表１は第４図の回路の論理動作を示すものであ
る。
CMOSトランジスタ及びバイポーラトランジス
タから成る高速で低消費電極のゲートアレイLSI
（Large Scale Integration）に好適な半導体集積
回路装置に関する。 〔発明の背景〕 ゲートアレイLSIとは、LSIを製造する時に用
いる10数枚のホトマスクのうちで配線に相当する
マスクのみを開発品種に応じて作成して所望の電
気回路動作を有するLSIを製造するものである。
このマスタスライス方式の概念は1960年代からあ
ると言われている。 ゲートアレイLSIの構成を第１図に示す。半導
体チツプ１０はその外周にボンデイングバツド及
び入出力回路領域１４を持ち、内部にはトランジ
スタ等の素子から成る基本セル１１をｘ方向に配
列した基本セル列１２を配線領域１３を挾んで繰
り返しｙ方向に並設した構成を採つている。所望
の電気回路動作を得るために、隣接した基本セル
１１を１個あるいは数個結線してNANDゲート
やフリツプフロツプ等に形成する。そして複数個
の基本セル１１で形成した各種論理ゲート間を論
理図に従つて配線することによつて１つのLSIを
構成する。 従来のCMOSゲートアレイLSIでは、基本セル
１１はCMOSトランジスタから構成されている。
CMOS回路は消費電力が小さいという特長を有
しているが、MOSトランジスタの伝達コンダク
タンスが小さいため、負荷容量が大きいとその充
放電に時間がかかり、スピードが遅くなる欠点が
あつた。 また、従来のバイポーラゲートアレイLSIで
は、基本セル１１はバイポーラトランジスタ及び
抵抗などから構成されている。バイポーラ回路
は、バイポーラトランジスタの伝達コンダクタン
スがMOSトランジスタに比して大きいために、
負荷容量が大きくなつてもスピードが落ちにくい
という特長を有しているが、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするの
で消費電極が大きいという欠点があつた。 〔発明の目的〕 本発明の目的は以上述べてきた欠点を除去し、
高速で低消費電力、高集積度の半導体集積回路装
置を提供することにある。 〔発明の概要〕 本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高駆動能力特性に着目して、両
デバイスを組合わせたバイポーラ、CMOS複合
回路を構成可能な基本セルを用いて、高速では低
消費電力の半導体集積回路装置を得ようとするも
のである。 〔発明の実施例〕 以下、本発明を実施例によつて詳細に説明す
る。 第２図は基本セル１１のセルパターンを拡大し
たものである。第３図は理解を助けるためにその
断面図を概念的に示したものである。第２図と第
３図は同一部品は同一番号で示してある。Ｐ型半
導体基板上に設けたＮウエル２１内に、PMOS
トランジスタを構成するP+領域２３、及びNPN
バイポーラトランジスタを構成するコレクタ領域
２４、ベース領域２５、エミツタ領域２６を形成
している。すなわち１つのＮウエル内にPMOS
トランジスタとNPNバイポーラトランジスタを
構成している。これは、コレクタ領域２４の電位
を電源電位VCCにする回路部分に用いることに
よつてPMOSトランジスタの基板（この場合は
Ｎウエル２１）電位をNPNバイポーラトランジ
スタのコレクタ電位で固定して、集積化を図るも
のである。別のＮウエルに配置することも可能で
ある。Ｎウエル２２内にはNPNバイポーラトラ
ンジスタを構成するコレクタ領域２７、ベース領
域２８、エミツタ領域２９を形成している。これ
はコレクタ領域２７の電位が変化する回路部分に
用いるものである。Ｎウエル２１とＮウエル２２
の間は接地電位に落したＰ型領域３７で電気的に
絶縁する必要から、耐電圧等で決まる寸法だけ離
す必要がある。ここで接地電位に落したＰ型領域
３７はNMOSトランジスタの基板に相当するこ
とを着目してＮウエル２１と２２の間にNMOS
トランジスタを構成するN+領域３０を形成して
いる。同様にNMOSトランジスタを構成するN+
領域３１，３２を形成している。P+領域３３は
Ｐ領域３７の電位を接地電位に落とすために設け
ている。３５，３６はPMOSトランジスタ及び
NMOSトランジスタのポリシリコン等からなる
ゲート電極で入力部になる。それらの両端にはチ
ヤネル領域１３の上側からでも下側からでも基本
セルに入力できるよう１層目Al等の第１配線と
のコンタクトがとれるようふくらみ（一般にドツ
グボーンと呼ぶ）を持たせている。３４は２つの
NMOSトランジスタのゲート電極である。出力
は一般にＮウエル２２内に形成されたコネクタ領
域２７となるが、入力部の３５，３６と出力部の
２７は第１図のｙ方向を走る２層目のAlの第２
配線の配線ピツチと同寸法にし、自動設計
（Design Automation、DA）できるようにして
いる。 ゲート電極３５，３６，３４等を構成するポリ
Si配線の上には第１の配線膜（図示せず）があ
り、この上にAl等で長手方向を基本セル列と平
行に、電源配線やAlの第１配線（図示せず）が
形成される。ここで第１配線は論理ブロツク内の
結線や論理ブロツク間の結線を行なう。ポリSi配
線３４等あるいは拡散層２３等とAlの第１配線
とを接続する必要のある時は第１の絶縁膜にコン
タクト孔（以下単にコンタクトと称す）を開け
る。第１配線上には第２の絶縁膜（図示せず）
が、更にその上に長手方向が基本セル列と直交す
るようにAlの第２配線が形成されている。第１
配線と第２配線とを接続する必要のある時は第２
の絶縁膜にコンタクト孔（以下、スルーホールと
称す）を開ける。最上層には第３の絶縁膜があ
り、トランジスタ、配線を保護している。一般の
ゲートアレイLSIでは、第１配線、第２配線及び
両者を接続するために必要な部分にスルーホール
を設けた第２の絶縁膜を品種毎に変えて所望の
LSIを得る場合が多い。また、第１配線とポリSi
配線及び拡散層とを接続するために必要な部分に
コンタクトを設けた第１の絶縁膜も変えている例
もある。 第２図に示す様な基本セルを用いれば、LSIを
設計する上で必要な論理回路を構成可能である。
以下それらの実例について説明する。 第４図は本出願人が先に出願した（特願昭57−
188942号）バイポーラ・CMOS複合回路の一例
である２入力NAND回路である。 第４図に於いて、５０は、コレクタが電源端子
４０に、エミツタが出力端子４３に接続される第
１のNPNバイポーラトランジスタ（以下単に第
１のNPNと称す）、５１はコレクタが出力端子４
３に、エミツタが接地電位である固定電位端子に
接続される第２のNPNバイポーラトランジスタ
（以下単に第２のNPNと称す）、４１及び４２は
２個の入力端子、４４及び４５は、各ゲートがそ
れぞれ異なる入力端子４２及び４１に、各ソース
及びドレインが、第１のNPN，５０のコレクタ
とベースとの間に並列にそれぞれ接続される第
１、第２のPMOSトランジスタ（以下単に第１
のPMOS、第２のPMOSと称す）、４６及び４７
は、各ゲートがそれぞれ異なる入力端子４１及び
４２に、各ドレイン及び各ソースが第２のNPN
５１にコレクタとベースとの間に直列にそれぞれ
接続される第１、第２のNMOSトランジスタ
（以下単に第１のNMOS、第２のNMOSと称
す）、４８はゲートが電源端子４０に、ドレイン
及びソースが第１のNPN，５０のベースとエミ
ツタとに接続される第３のNMOSトランジスタ
（以下単に第３のNMOSと称す）、４９はゲート
が電源端子４０に、ドレイン及びソースが第２の
NPN，５１のベースとエミツタとに接続される
第４のNMOSトランジスタ（以下単に第４の
NMOSと称す）である。 表１は第４図の回路の論理動作を示すものであ
る。
【表】
まず入力４１及び４２のどちらかが“０”レベ
ルの時、第１、第２のPMOS，４４，４５のど
ちらかがオンとなり、第１、第２のNMOS４６，
４７のどちらかがオフとなる。したがつて第１の
NPN，５０のベース電位が上昇し、第１の
NPN，５０はオンとなり、第２のNPN，５１は
非飽和領域にある第４のNMOS，４９を介して
ベース、エミツタ間が短絡されオフとなるので第
１のNPN，５０のエミツタ電流は負荷を充電し
出力４３は“１”レベルとなる。 入力４１及び４２の両方が“０”レベルの時、
第１、第２のPMOS，４４，４５の両方がオン
となり、第１、第２のNMOS４６，４７が両方
がオフとなる。したがつて動作は上記と同じで出
力４３は“１”となる。 一方入力４１及び４２の両方が“１”レベルの
時、第１、第２のPMOS，４４，４５の両方が
オフとなり、第１、第２のNMOS，４６，４７
の両方がオンとなる。したがつて第１のNPN，
５０はベース、エミツタ間が非飽和領域にある第
３のNMOS，４８を介して短絡されオフとなり、
第２のNPN，５１のコレクタ、ベース間は第１、
第２のNMOS，４６，４７を介して短絡される
ので、第２のNPN，５１のベースには出力４３
から電流が供給され、第２のNPN，５１はオン
となり、出力４３は“０”レベルとなる。 尚、第３、第４のNMOS，４８，４９は単な
る抵抗素子でも良い。 この２入力NAND回路を第２図の基本セルを
用いて構成したものを第５図に示す。第５図中、
□×印はコンタクト、破線は第１配線、□／印はスル
ーホール、一点鎖線は第２配線を示す。第２図と
同一部品は同一番号を示す。また第４図との対応
をつけるためにゲート電極上等に素子番号をつけ
ている。 まず、VCC電源線となる第１配線５２が、コ
ンタクト５３によつて第２のPMOS，４５のソ
ースに、コンタクト５４によつて第１のPMOS，
４４のソースに、コンタクト５５によつて第１の
NPN，５０のコレクタに、またコンタクト５６
によつて第３、第4NOMS，４８，４９のゲート
電極３４にそれぞれ接続されている。第１配線５
７とコンタクト５９，５８，６０によつて第１、
第２のPMOS４４，４５のドレイン、第１の
NPN５０のベース、第３のNMOS４８のドレイ
ンがそれぞれ接続されている。第１配線６１，６
２，コンタクト６３，６４，６５，６６，６７に
よつて第１のNPN５０のエミツタ、第３の
NMOS４８のソース、第１のNMOS４６のドレ
イン、第２のNPN５１のコレクタがそれぞれ接
続されている。更に第２配線６８、スルーホール
６９，７０によつて第１のNPN５０のエミツタ
と第２のNPN５１のコレクタが接続されている。
これは、もしこの第２配線６８がないと第１の
NPN５０のエミツタと第２のNPN５１のコレク
タ間に第１のNMOS４６のドレインのシート抵
抗が入り、スピードが低下するので、それを防ぐ
ために設けている。またこの第２配線６８はｙ方
向に走る第２配線の格子上にあり、DAへの妨げ
を最小限にしている。第１配線７１、コンタクト
７２，７３，７４によつて第２のNMOS４７の
ソース、第４のNMOS４９のドレイン、第２の
NPN５１のベースがそれれ接続される。そして
接地電位線となる第１配線７５が、コンタクト７
６，７７によつて第４のNMOS４９のソース、
第２のNPN５１のエミツタに接続される。コン
タクト７８によつてＰ基板３７が接地電位に固定
されている。 Al等の配線の太さについては、電源線となる
第１配線５２，７５は太く、ベース電流の約hFE
倍流れるエミツタ電流の流れる第１配線６１，６
２及び第２配線６８はベース電流の流れる第１配
線５７，７１より太くしている。つまりベース配
線はそのプロセスの最小線幅で構成する。 また、コンタクト５３，５４，６６，７２が２
個ずつあるのは余裕のあるところでは接触抵抗を
減らしたり、MOSトランジスタのドレインある
いはソースのシート抵抗を減らし、スピードアツ
プを計るためのものである。このようにして２入
力NAND回路を構成可能である。 第６図は、第４図のバイボーラ・CMOS複合
回路の２入力NAND回路を構成した第５図の断
面図を示す。図中に第４図との対応をつけるため
に素子番号をつけている。配線工程前の断面図の
第３図に、配線を付加したものであり、新たな説
明は省略する。 第７図は本出願人が先に出願した（特願昭57−
188942号）バイボーラ・CMOS複合回路の他の
例である２入力NOR回路である。 第７図に於いて、８８はコレクタが電流端子９
０に、エミツタが出力端子８１に接続される第１
のNPN′８９は、コレクタが出力端子８１に、エ
ミツタが接地電位である固定電位端子に接続され
る第２のNPN、７９及び８０は２個の入力端子、
８２及び８３は、各ゲートがそれぞれ異なる入力
端子７９及び８０に、各ソース及び各ドレイン
が、第１のNPN８８のコレクタとベースとの間
に直列にそれぞれ接続される第１、第２の
PMOS、８４及び８５は、各ゲートがそれぞれ
異なる入力端子７９及び８０に、各ドレイン及び
各ソースが第２のNPN８９のコレクタとベース
との間に並列にそれぞれ接続される第１、第２の
NMOS、８６はゲートが電源端子９０に、ドレ
イン及びエミツタが第１のNPN８８のベースと
エミツタとに接続される第３のNMOS、８７は
ゲートが電源端子９０に、ドレイン及びエミツタ
が第２のNPN８９のベースとエミツタとに接続
される第４のNMOSである。 表２は本実施例の論理動作を示すものである。
ルの時、第１、第２のPMOS，４４，４５のど
ちらかがオンとなり、第１、第２のNMOS４６，
４７のどちらかがオフとなる。したがつて第１の
NPN，５０のベース電位が上昇し、第１の
NPN，５０はオンとなり、第２のNPN，５１は
非飽和領域にある第４のNMOS，４９を介して
ベース、エミツタ間が短絡されオフとなるので第
１のNPN，５０のエミツタ電流は負荷を充電し
出力４３は“１”レベルとなる。 入力４１及び４２の両方が“０”レベルの時、
第１、第２のPMOS，４４，４５の両方がオン
となり、第１、第２のNMOS４６，４７が両方
がオフとなる。したがつて動作は上記と同じで出
力４３は“１”となる。 一方入力４１及び４２の両方が“１”レベルの
時、第１、第２のPMOS，４４，４５の両方が
オフとなり、第１、第２のNMOS，４６，４７
の両方がオンとなる。したがつて第１のNPN，
５０はベース、エミツタ間が非飽和領域にある第
３のNMOS，４８を介して短絡されオフとなり、
第２のNPN，５１のコレクタ、ベース間は第１、
第２のNMOS，４６，４７を介して短絡される
ので、第２のNPN，５１のベースには出力４３
から電流が供給され、第２のNPN，５１はオン
となり、出力４３は“０”レベルとなる。 尚、第３、第４のNMOS，４８，４９は単な
る抵抗素子でも良い。 この２入力NAND回路を第２図の基本セルを
用いて構成したものを第５図に示す。第５図中、
□×印はコンタクト、破線は第１配線、□／印はスル
ーホール、一点鎖線は第２配線を示す。第２図と
同一部品は同一番号を示す。また第４図との対応
をつけるためにゲート電極上等に素子番号をつけ
ている。 まず、VCC電源線となる第１配線５２が、コ
ンタクト５３によつて第２のPMOS，４５のソ
ースに、コンタクト５４によつて第１のPMOS，
４４のソースに、コンタクト５５によつて第１の
NPN，５０のコレクタに、またコンタクト５６
によつて第３、第4NOMS，４８，４９のゲート
電極３４にそれぞれ接続されている。第１配線５
７とコンタクト５９，５８，６０によつて第１、
第２のPMOS４４，４５のドレイン、第１の
NPN５０のベース、第３のNMOS４８のドレイ
ンがそれぞれ接続されている。第１配線６１，６
２，コンタクト６３，６４，６５，６６，６７に
よつて第１のNPN５０のエミツタ、第３の
NMOS４８のソース、第１のNMOS４６のドレ
イン、第２のNPN５１のコレクタがそれぞれ接
続されている。更に第２配線６８、スルーホール
６９，７０によつて第１のNPN５０のエミツタ
と第２のNPN５１のコレクタが接続されている。
これは、もしこの第２配線６８がないと第１の
NPN５０のエミツタと第２のNPN５１のコレク
タ間に第１のNMOS４６のドレインのシート抵
抗が入り、スピードが低下するので、それを防ぐ
ために設けている。またこの第２配線６８はｙ方
向に走る第２配線の格子上にあり、DAへの妨げ
を最小限にしている。第１配線７１、コンタクト
７２，７３，７４によつて第２のNMOS４７の
ソース、第４のNMOS４９のドレイン、第２の
NPN５１のベースがそれれ接続される。そして
接地電位線となる第１配線７５が、コンタクト７
６，７７によつて第４のNMOS４９のソース、
第２のNPN５１のエミツタに接続される。コン
タクト７８によつてＰ基板３７が接地電位に固定
されている。 Al等の配線の太さについては、電源線となる
第１配線５２，７５は太く、ベース電流の約hFE
倍流れるエミツタ電流の流れる第１配線６１，６
２及び第２配線６８はベース電流の流れる第１配
線５７，７１より太くしている。つまりベース配
線はそのプロセスの最小線幅で構成する。 また、コンタクト５３，５４，６６，７２が２
個ずつあるのは余裕のあるところでは接触抵抗を
減らしたり、MOSトランジスタのドレインある
いはソースのシート抵抗を減らし、スピードアツ
プを計るためのものである。このようにして２入
力NAND回路を構成可能である。 第６図は、第４図のバイボーラ・CMOS複合
回路の２入力NAND回路を構成した第５図の断
面図を示す。図中に第４図との対応をつけるため
に素子番号をつけている。配線工程前の断面図の
第３図に、配線を付加したものであり、新たな説
明は省略する。 第７図は本出願人が先に出願した（特願昭57−
188942号）バイボーラ・CMOS複合回路の他の
例である２入力NOR回路である。 第７図に於いて、８８はコレクタが電流端子９
０に、エミツタが出力端子８１に接続される第１
のNPN′８９は、コレクタが出力端子８１に、エ
ミツタが接地電位である固定電位端子に接続され
る第２のNPN、７９及び８０は２個の入力端子、
８２及び８３は、各ゲートがそれぞれ異なる入力
端子７９及び８０に、各ソース及び各ドレイン
が、第１のNPN８８のコレクタとベースとの間
に直列にそれぞれ接続される第１、第２の
PMOS、８４及び８５は、各ゲートがそれぞれ
異なる入力端子７９及び８０に、各ドレイン及び
各ソースが第２のNPN８９のコレクタとベース
との間に並列にそれぞれ接続される第１、第２の
NMOS、８６はゲートが電源端子９０に、ドレ
イン及びエミツタが第１のNPN８８のベースと
エミツタとに接続される第３のNMOS、８７は
ゲートが電源端子９０に、ドレイン及びエミツタ
が第２のNPN８９のベースとエミツタとに接続
される第４のNMOSである。 表２は本実施例の論理動作を示すものである。
【表】
まず入力７９及び８０の両方が“０”レベルの
時、第１、第２のPMOS８２，８３の両方がオ
ンとなり、第１、第２のNMOS８４，８５の両
方がオフとなる。したがつて第１のNPN８８の
ベース電位が上昇し、第１のNPN８８はオンと
なり、第２のNPN８９は非飽和領域にある第４
のNMOS８７を介してベース、エミツタ間が短
絡されオフとなるので第１のNPN８８のエミツ
タ電流は負荷を充電し出力８１は“１”レベルと
なる。 入力７９及び８０のどちらかが“１”レベルの
時、第１、第２のPMOS８２，８３のどちらか
がオフとなり、第１、第２のNMOS８４，８５
のどちらかがオンとなる。したがつて第１の
NPN８８はベース、エミツタ間が非飽和領域に
ある第３のNMOS８６を介して短絡されオフと
なり、第２のNPN８９のベース、コレクタ間は
第１、第２のNMOS８４か８５のオンの方を介
して短絡されるので、第２のNPN８９のベース
には出力８１から電流が供給され、第２のNPN
８９はオンとなり、出力８１は“０”レベルとな
る。 入力７９及び８０の両方が“１”レベルの時、
第１、第２のPMOS８２，８３の両方がオフと
なり、第１、第２のNMOS８４，８５の両方が
オンとなる。したがつて動作は上記と同じで出力
８１は“０”レベルとなる。 この２入力NOR回路を第２図の基本セルを用
いて構成したものを第８図に示す。図中、□×印は
コンタクト、破線はAl等の第１配線、□／印はス
ルーホール、一点鎖線はAl等の第２配線を示す。
第５図で詳しく説明したのでここでは煩雑を避け
るために第２図と同一部品の番号は省略する。第
７図との対応をつけるためゲート電極上等に素子
番号等をつけている。また第５図と同一場所のコ
ンタクト等は同一番号で示す。 まず、VCC電源線となる第１配線５２とコン
タクト５４，５５，５６によつて第１のPMOS
８２のソース、第１のNPN８８のコレクタ、第
３、第４のNMOS８６，８７のゲート電極が
VCC電位に接続される。第１配線９１とコンタ
クト９２，５８，６０によつて第２のPMOS８
３のドレイン、第１のNPN８８のベース、第３
のNMOS８６のドレインが接続されている。第
１配線９４，９６，コンタクト６３，６４，９
３，９５，６７によつて第１のNPN８８のエミ
ツタ、第３のNMOS８６のソース、第１、第２
のNMOS８４，８５のドレイン、第２のNPN８
９のコレクタが接続されている。更に第２配線６
８、スルーホール６９，７０によつて第１の
NPN８８のエミツタと第２のNPN８９のコレク
タが接続されている。第２配線６８を設ける理由
は先の２入力NAND回路の場合と同様である。
第１配線９７，コンタクト６６，７２，７３，７
４よつて第１、第２のNMOS８４，８５ソース、
第４のNMOS８７のドレイン、第２のNPN８９
のベースが接続されている。接地電位線となる第
１配線７５とコンタクト７６，７７，７８によつ
て第４のNMOS８７のソース、第２のNPN８９
のエミツタ及びＰ基板３７が接地電位に固定され
る。このようにして、２入力NOR回路を構成す
る。 第９図は本実施例の基本セルに好適なバイボー
ラ・CMOS複合回路の他の例であるインバータ
回路である。 第９図に於いて、１０７は、コレクタが電源端
子１００に、エミツタが出力端子９９に接続され
る第１のNPN、１０８は、コレクタが出力端子
９９に、エミツタが接地電位である固定電位端子
に接続される第２のNPN，１０１及び１０２は、
ゲートが入力端子９８に、ソース及びドレインが
それぞれ第１のNPN，１０７のコレクタとベー
スとに接続される第１及び第２のPMOS，１０
３及び１０４は、ゲートが入力端子９８に、ドレ
イン及びソースがそれぞれ第２のNPN，１０８
のコレクタとベースとに接続される第１及び第２
のNMOS，１０５は、ゲートが電源端子１００
に、ドレイン及びソースがそれぞれ第１のNPN，
１０７のベースとエミツタとに接続される第３の
NMOS，１０６は、ゲートが電源端子１００に、
ドレイン及びソースがそれぞれ第２のNPN，１
０８のベースとエミツタとに接続される第４の
NMOSである。表３は、第９図の回路の動作を
示すものである。
時、第１、第２のPMOS８２，８３の両方がオ
ンとなり、第１、第２のNMOS８４，８５の両
方がオフとなる。したがつて第１のNPN８８の
ベース電位が上昇し、第１のNPN８８はオンと
なり、第２のNPN８９は非飽和領域にある第４
のNMOS８７を介してベース、エミツタ間が短
絡されオフとなるので第１のNPN８８のエミツ
タ電流は負荷を充電し出力８１は“１”レベルと
なる。 入力７９及び８０のどちらかが“１”レベルの
時、第１、第２のPMOS８２，８３のどちらか
がオフとなり、第１、第２のNMOS８４，８５
のどちらかがオンとなる。したがつて第１の
NPN８８はベース、エミツタ間が非飽和領域に
ある第３のNMOS８６を介して短絡されオフと
なり、第２のNPN８９のベース、コレクタ間は
第１、第２のNMOS８４か８５のオンの方を介
して短絡されるので、第２のNPN８９のベース
には出力８１から電流が供給され、第２のNPN
８９はオンとなり、出力８１は“０”レベルとな
る。 入力７９及び８０の両方が“１”レベルの時、
第１、第２のPMOS８２，８３の両方がオフと
なり、第１、第２のNMOS８４，８５の両方が
オンとなる。したがつて動作は上記と同じで出力
８１は“０”レベルとなる。 この２入力NOR回路を第２図の基本セルを用
いて構成したものを第８図に示す。図中、□×印は
コンタクト、破線はAl等の第１配線、□／印はス
ルーホール、一点鎖線はAl等の第２配線を示す。
第５図で詳しく説明したのでここでは煩雑を避け
るために第２図と同一部品の番号は省略する。第
７図との対応をつけるためゲート電極上等に素子
番号等をつけている。また第５図と同一場所のコ
ンタクト等は同一番号で示す。 まず、VCC電源線となる第１配線５２とコン
タクト５４，５５，５６によつて第１のPMOS
８２のソース、第１のNPN８８のコレクタ、第
３、第４のNMOS８６，８７のゲート電極が
VCC電位に接続される。第１配線９１とコンタ
クト９２，５８，６０によつて第２のPMOS８
３のドレイン、第１のNPN８８のベース、第３
のNMOS８６のドレインが接続されている。第
１配線９４，９６，コンタクト６３，６４，９
３，９５，６７によつて第１のNPN８８のエミ
ツタ、第３のNMOS８６のソース、第１、第２
のNMOS８４，８５のドレイン、第２のNPN８
９のコレクタが接続されている。更に第２配線６
８、スルーホール６９，７０によつて第１の
NPN８８のエミツタと第２のNPN８９のコレク
タが接続されている。第２配線６８を設ける理由
は先の２入力NAND回路の場合と同様である。
第１配線９７，コンタクト６６，７２，７３，７
４よつて第１、第２のNMOS８４，８５ソース、
第４のNMOS８７のドレイン、第２のNPN８９
のベースが接続されている。接地電位線となる第
１配線７５とコンタクト７６，７７，７８によつ
て第４のNMOS８７のソース、第２のNPN８９
のエミツタ及びＰ基板３７が接地電位に固定され
る。このようにして、２入力NOR回路を構成す
る。 第９図は本実施例の基本セルに好適なバイボー
ラ・CMOS複合回路の他の例であるインバータ
回路である。 第９図に於いて、１０７は、コレクタが電源端
子１００に、エミツタが出力端子９９に接続され
る第１のNPN、１０８は、コレクタが出力端子
９９に、エミツタが接地電位である固定電位端子
に接続される第２のNPN，１０１及び１０２は、
ゲートが入力端子９８に、ソース及びドレインが
それぞれ第１のNPN，１０７のコレクタとベー
スとに接続される第１及び第２のPMOS，１０
３及び１０４は、ゲートが入力端子９８に、ドレ
イン及びソースがそれぞれ第２のNPN，１０８
のコレクタとベースとに接続される第１及び第２
のNMOS，１０５は、ゲートが電源端子１００
に、ドレイン及びソースがそれぞれ第１のNPN，
１０７のベースとエミツタとに接続される第３の
NMOS，１０６は、ゲートが電源端子１００に、
ドレイン及びソースがそれぞれ第２のNPN，１
０８のベースとエミツタとに接続される第４の
NMOSである。表３は、第９図の回路の動作を
示すものである。
以上述べた様に本発明によれば、高密度に構成
できるセルを有するLSIを製造できるので、高
速、低消費電力、高集積の半導体集積回路装置を
実現できる。
できるセルを有するLSIを製造できるので、高
速、低消費電力、高集積の半導体集積回路装置を
実現できる。
第１図はゲートアレイLSIのチツプ図、第２図
は本発明の一実施例を示す基本セルの平面パター
ンを示す図、第３図は第２図の縦構造図、第４図
はバイポーラ・CMOS複合回路の一例である２
入力NAND回路図、第５図は第２図に示した基
本セルで第４図の回路を構成する平面パターンを
示す図、第６図は第５図の縦構造図、第７図はバ
イポーラ・CMOS複合回路の一例である２入力
NOR回路図、第８図は第２図に示した基本セル
で第７図の回路を構成する平面パターンを示す
図、第９図はバイポーラ・CMOS複合回路の一
例であるインバータ回路図、第１０図は第２図に
示した基本セルで第９図の回路を構成する平面パ
ターン図、第１１図は本発明の他の実施例を示す
基本セルの平面パターン図、第１２図は第１１図
に示した基本セルで第４図の回路を構成する平面
パターン図である。 １１……基本セル、２１，２２……Ｎウエル、
２３……PMOSのP+領域、２４……コレクタ領
域、２５……ベース領域、２６……エミツタ領
域、２７……コレクタ領域、２８……ベース領
域、２９……エミツタ領域、３０……NMOSの
N+領域、３３……Ｐ基板の電位を固定するP+領
域。
は本発明の一実施例を示す基本セルの平面パター
ンを示す図、第３図は第２図の縦構造図、第４図
はバイポーラ・CMOS複合回路の一例である２
入力NAND回路図、第５図は第２図に示した基
本セルで第４図の回路を構成する平面パターンを
示す図、第６図は第５図の縦構造図、第７図はバ
イポーラ・CMOS複合回路の一例である２入力
NOR回路図、第８図は第２図に示した基本セル
で第７図の回路を構成する平面パターンを示す
図、第９図はバイポーラ・CMOS複合回路の一
例であるインバータ回路図、第１０図は第２図に
示した基本セルで第９図の回路を構成する平面パ
ターン図、第１１図は本発明の他の実施例を示す
基本セルの平面パターン図、第１２図は第１１図
に示した基本セルで第４図の回路を構成する平面
パターン図である。 １１……基本セル、２１，２２……Ｎウエル、
２３……PMOSのP+領域、２４……コレクタ領
域、２５……ベース領域、２６……エミツタ領
域、２７……コレクタ領域、２８……ベース領
域、２９……エミツタ領域、３０……NMOSの
N+領域、３３……Ｐ基板の電位を固定するP+領
域。
Claims (1)
- 【特許請求の範囲】 １ 複数のバイポーラトランジスタと複数の
MOSトランジスタから成る基本セルを複数具備
する半導体集積回路装置において、 上記基本セルは、Ｐ型半導体基板上に設けら
れ、 電源電位部に接続される第１のコレクタ領域と
第１のベース領域と上記第１のベース領域の中に
設けられる第１のエミツタ領域とから成る第１の
バイポーラトランジスタと、第１及び第２の
PMOSトランジスタを構成する第１のＰ＋領域
と上記第１のＰ＋領域から電極をとるための第１
及び第２のゲート電極とを設けている第１のＮウ
エルと、 第２のコレクタ領域と第２のベース領域と上記
第２のベース領域の中に設けられた第２のエミツ
タ領域とから成る第２のバイポーラトランジスタ
を構成する第２のＮウエルと、 Ｐ型領域上に、第１及び第２のNMOSトラン
ジスタを構成する第１のＮ＋領域であつて、上記
第１及び第２のゲート電極と接続された第１のＮ
＋領域と、上記Ｐ型領域の電位を接地電位に落す
ための第２のＰ＋領域と、第３のNMOSトラン
ジスタを構成する第２のＮ＋領域と、第４の
NMOSトランジスタを構成する第３のＮ＋領域
と、上記第２及び第３のＮ＋領域から共通の電極
をとるための第３のゲート電極とが構成され、 上記第１、第２、第３及び第４のNMOSトラ
ンジスタを構成する上記第１、第２及び第３のＮ
＋領域及び上記第２のＰ＋領域から構成される上
記Ｐ型領域は、上記第１及び第２のＮウエルとの
間に配置されていることを特徴とする半導体集積
回路装置。 ２ 特許請求の範囲第１項において、 一方の主端子が半導体基板中の電源電位部に接
続される上記第１のバイポーラトランジスタのエ
ミツタ領域と、上記一方の主端子の電位が回転動
作中に変化する上記第２のバイポーラトランジス
タのコレクタ領域とが金属低抵抗配線で接続され
ていることを特徴とする半導体集積回路装置。 ３ 特許請求の範囲第１項または第２項におい
て、 少なくとも一つの上記MOSトランジスタのド
レインあるいはソース上の第１の絶縁膜には複数
個のコンタクトを設けることを特徴とする半導体
集積回路装置。 ４ 特許請求の範囲第１項または第２項におい
て、 上記バイポーラトランジスタのベース領域に接
続される配線はコレクタ領域又はエミツタ領域に
接続される配線幅より細いことを特徴とする半導
体集積回路装置。 ５ 特許請求の範囲第１項または第２項におい
て、 上記バイポーラトランジスタのコレクタ領域と
エミツタ領域との間にベースコンタクトを設けな
いことを特徴とする半導体集積回路装置。 ６ 特許請求の範囲第１項または第２項におい
て、 半導体集積回路装置としてゲートアレイLSIで
あることを特徴とする半導体集積回路装置。 ７ 特許請求の範囲第１項または第２項におい
て、 MOSトランジスタの入力及び上記一方の主端
子の電位が回路動作中に変化するバイポーラトラ
ンジスタの一方の主端子の出力が配線格子にのつ
ていることを特徴とする半導体集積回路装置。 ８ 特許請求の範囲第６項において、 MOSトランジスタのゲート電極の１ケ所以上
に配線とのコンタクトが可能なふくらみを設けた
ことを特徴とする半導体集積回路装置。 ９ 特許請求の範囲第６項において、 基本セル中にNPNトランジスタが２個、
PMOSトランジスタとNMOSトランジスタ対が
少なくとも１個設けられていることを特徴とする
半導体集積回路装置。 １０ 特許請求の範囲第６項において、 MOSトランジスタ上を通る最高電位電線配線
及び最低電位電源配線の両脇にそれぞれ１本以上
の論理回路構成用の通過スペースを設けることを
特徴とする半導体集積回路装置。 １１ 特許請求の範囲第６項において、 基本セルへの入力としてＰ型電界効果トランジ
スタ側からでもＮ型電界効果トランジスタ側から
でも入力可能なように構成されたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053078A JPS59177945A (ja) | 1983-03-28 | 1983-03-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053078A JPS59177945A (ja) | 1983-03-28 | 1983-03-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177945A JPS59177945A (ja) | 1984-10-08 |
| JPH0570942B2 true JPH0570942B2 (ja) | 1993-10-06 |
Family
ID=12932763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053078A Granted JPS59177945A (ja) | 1983-03-28 | 1983-03-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177945A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281443A (ja) * | 1986-05-30 | 1987-12-07 | Hitachi Ltd | 半導体集積回路装置 |
| JP2609746B2 (ja) * | 1990-07-19 | 1997-05-14 | 株式会社東芝 | 半導体装置 |
-
1983
- 1983-03-28 JP JP58053078A patent/JPS59177945A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177945A (ja) | 1984-10-08 |
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