JPH0572109B2 - - Google Patents
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- Publication number
- JPH0572109B2 JPH0572109B2 JP57064684A JP6468482A JPH0572109B2 JP H0572109 B2 JPH0572109 B2 JP H0572109B2 JP 57064684 A JP57064684 A JP 57064684A JP 6468482 A JP6468482 A JP 6468482A JP H0572109 B2 JPH0572109 B2 JP H0572109B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- electric field
- polysilicon
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、絶縁膜上にゲート電極を配し下部
シリコン基板のポテンシヤルを制御するMOS型
半導体装置に係り、特に入力MOSトランジスタ
のゲート保護に適した半導体装置に関する。
シリコン基板のポテンシヤルを制御するMOS型
半導体装置に係り、特に入力MOSトランジスタ
のゲート保護に適した半導体装置に関する。
半導体装置、特に絶縁酸化膜上にゲート電極を
配し、下のシリコン基板のポテンシヤルを制御し
ているMOS（Metal Oxide Semiconductor）型
半導体装置においては、入力インピーダンスが極
めて高く、しかも酸化膜の厚さが400〜1000Åと
薄く、絶縁耐圧が20〜100Vと低いために、摩擦
等による静電気によつて入力端子のゲート部の酸
化膜（ゲート酸化膜）が容易に破壊されてしま
う。従つて、MOS型半導体装置の入力端子には
pn接合の順方向特性あるいはプレークダウン特
性を利用した保護回路が必らず設けられ、ゲート
酸化膜の破壊を防止するようになつている。
配し、下のシリコン基板のポテンシヤルを制御し
ているMOS（Metal Oxide Semiconductor）型
半導体装置においては、入力インピーダンスが極
めて高く、しかも酸化膜の厚さが400〜1000Åと
薄く、絶縁耐圧が20〜100Vと低いために、摩擦
等による静電気によつて入力端子のゲート部の酸
化膜（ゲート酸化膜）が容易に破壊されてしま
う。従つて、MOS型半導体装置の入力端子には
pn接合の順方向特性あるいはプレークダウン特
性を利用した保護回路が必らず設けられ、ゲート
酸化膜の破壊を防止するようになつている。
しかし、近時の高集積化に伴い、ゲート酸化膜
の薄膜化、素子の微細化等が進み、従来のゲート
保護回路では充分に静電気から保護することがで
きないような状況にある。
の薄膜化、素子の微細化等が進み、従来のゲート
保護回路では充分に静電気から保護することがで
きないような状況にある。
第１図はMOS型半導体装置における従来のゲ
ート保護回路の典型的な例を示すものである。同
図において、１は入力端子で、この入力端子１は
抵抗Ｒを介して保護されるべき入力MOSトラン
ジスタＴ２のゲートに接続されている。この抵抗
Ｒと入力MOSトランジスタＴ２のゲートとの接
続点には、抵抗Ｒと共に保護回路を構成する
MOSトランジスタＴ１のドレインが接続されて
いる。このMOSトランジスタＴ１のソース及び
ゲートには低電位側の電源電圧Vssが印加されて
いる。従つてゲートに電源電圧Vssが印加されて
いるためMOSトランジスタＴ１のドレイン側に
おけるpn接合のブレークダウン電圧が、MOSト
ランジスタＴ１が接続されていない場合より低下
し、これにより入力トランジスタＴ２のゲート酸
化膜破壊からの保護能力が増している。
ート保護回路の典型的な例を示すものである。同
図において、１は入力端子で、この入力端子１は
抵抗Ｒを介して保護されるべき入力MOSトラン
ジスタＴ２のゲートに接続されている。この抵抗
Ｒと入力MOSトランジスタＴ２のゲートとの接
続点には、抵抗Ｒと共に保護回路を構成する
MOSトランジスタＴ１のドレインが接続されて
いる。このMOSトランジスタＴ１のソース及び
ゲートには低電位側の電源電圧Vssが印加されて
いる。従つてゲートに電源電圧Vssが印加されて
いるためMOSトランジスタＴ１のドレイン側に
おけるpn接合のブレークダウン電圧が、MOSト
ランジスタＴ１が接続されていない場合より低下
し、これにより入力トランジスタＴ２のゲート酸
化膜破壊からの保護能力が増している。
上記ゲート保護回路においては、入力端子１に
印加された高電圧は、抵抗Ｒを通り、急峻な波形
がなまらされた後、MOSトランジスタＴ１のpn
接合部に入り、電圧がクランプされる。これによ
り入力MOSトランジスタＴ２が高電圧から保護
されるものである。
印加された高電圧は、抵抗Ｒを通り、急峻な波形
がなまらされた後、MOSトランジスタＴ１のpn
接合部に入り、電圧がクランプされる。これによ
り入力MOSトランジスタＴ２が高電圧から保護
されるものである。
第２図は、第１図の回路の実際のパターン配置
を示すものである。同図において、ボンデイング
パツド４からAl配線５が引き出され、このAl配
線５はその先端部においてコンタクトホール６を
介して上記抵抗Ｒの一端部に接続されている。抵
抗Ｒは拡散層やポリシリコン形成され比較的長く
配線された後で、MOSトランジスタＴ１の拡散
層に接続され、さらにコンタクトホール７，８を
介して入力トランジスタＴ２のポリシリコンより
なるゲート電極GEに接続される。ここで抵抗Ｒ
は通常500Ω〜数ＫΩのものを用い、この抵抗に
より１〜5nSの時定数を与え、立上がりの鋭いパ
ルスのピーク電圧を減少させるとともに、拡散層
部での順、逆方向の応答が可能となる様時定数を
調整している。しかしこの様な従来技術では、入
力トランジスタＴ２のゲート保護は、ゲート保護
回路に全て頼つているためゲート酸化膜が薄くな
つてきている現在ではそのゲート保護回路の設計
が非常に難しくなり、場合によつてゲート保護回
路の保護能力が充分でないために入力トランジス
タＴ２が破壊してしまう事故がしばしば発生して
おり改善が必要な状況にある。
を示すものである。同図において、ボンデイング
パツド４からAl配線５が引き出され、このAl配
線５はその先端部においてコンタクトホール６を
介して上記抵抗Ｒの一端部に接続されている。抵
抗Ｒは拡散層やポリシリコン形成され比較的長く
配線された後で、MOSトランジスタＴ１の拡散
層に接続され、さらにコンタクトホール７，８を
介して入力トランジスタＴ２のポリシリコンより
なるゲート電極GEに接続される。ここで抵抗Ｒ
は通常500Ω〜数ＫΩのものを用い、この抵抗に
より１〜5nSの時定数を与え、立上がりの鋭いパ
ルスのピーク電圧を減少させるとともに、拡散層
部での順、逆方向の応答が可能となる様時定数を
調整している。しかしこの様な従来技術では、入
力トランジスタＴ２のゲート保護は、ゲート保護
回路に全て頼つているためゲート酸化膜が薄くな
つてきている現在ではそのゲート保護回路の設計
が非常に難しくなり、場合によつてゲート保護回
路の保護能力が充分でないために入力トランジス
タＴ２が破壊してしまう事故がしばしば発生して
おり改善が必要な状況にある。
この発明は上記事情に鑑みてなされたもので、
その目的は、ゲート酸化膜の破壊を防止し、ゲー
ト保護機能の向上した半導体装置を提供すること
にある。
その目的は、ゲート酸化膜の破壊を防止し、ゲー
ト保護機能の向上した半導体装置を提供すること
にある。
この発明は、入力MOSトランジスタのゲート
電極端部上面の少くとも一部をゲート電極と同電
位の導体で覆いゲート電極端部での電界の平均化
を図り局部的な電界集中によるゲート電極破壊を
防止するものである。
電極端部上面の少くとも一部をゲート電極と同電
位の導体で覆いゲート電極端部での電界の平均化
を図り局部的な電界集中によるゲート電極破壊を
防止するものである。
以下、図面を参照してこの発明の一実施例を説
明するが、その前に前述の問題点についての調査
の結果を第３図及び第４図に示す。第３図は従来
技術の入力トランジスタＴ２の破壊場所を示すも
のである。ここで９，１０は夫々拡散層で形成さ
れたドレイン及びソース領域を示している。実験
の結果、ゲート酸化膜はポリシリコンよりなるゲ
ート電極GEの端部ａ，ｂの部分で破壊しゲート
領域の中央部では破壊していないことが判明し
た。第４図はポリシリコンで形成されたゲート電
極GEの断面に於ける電気力線の分布の様子を示
すものである。この図から、ゲート電極の中央部
Ｂではシリコン基板１１との間に均等な電界がゲ
ート酸化膜に印加されているのに対し、端の部分
Ａではこの部分の曲率半径が小さいために電気力
線が集中し、中央部Ｂに比べて極めて大きな電界
が印加されている事が判る。従つて端部Ａで放電
が起こりゲート酸化膜が破壊される事となる。こ
のゲート電極端での電界集中を弱め放電を抑える
ためにポリシリコンゲート電極のエツチング後に
ポリシリコンの表面を酸化する、いわゆる“後酸
化”を行い、電極端での曲率半径を大きくしゲー
ト端部の酸化膜を若干厚くする事が行なわれてい
るが、曲率半径をゲート電極の厚さ以上にする事
はできずむしろ後酸化をし過ぎるとゲート電極が
薄くなるためかえつて曲率半径を小さくしてしま
い、ゲート電極の幅や拡散層の深さなどにも影響
を与える事等から、後酸化には限界があり、絶縁
耐圧を大きく向上させる事は不可能である。
明するが、その前に前述の問題点についての調査
の結果を第３図及び第４図に示す。第３図は従来
技術の入力トランジスタＴ２の破壊場所を示すも
のである。ここで９，１０は夫々拡散層で形成さ
れたドレイン及びソース領域を示している。実験
の結果、ゲート酸化膜はポリシリコンよりなるゲ
ート電極GEの端部ａ，ｂの部分で破壊しゲート
領域の中央部では破壊していないことが判明し
た。第４図はポリシリコンで形成されたゲート電
極GEの断面に於ける電気力線の分布の様子を示
すものである。この図から、ゲート電極の中央部
Ｂではシリコン基板１１との間に均等な電界がゲ
ート酸化膜に印加されているのに対し、端の部分
Ａではこの部分の曲率半径が小さいために電気力
線が集中し、中央部Ｂに比べて極めて大きな電界
が印加されている事が判る。従つて端部Ａで放電
が起こりゲート酸化膜が破壊される事となる。こ
のゲート電極端での電界集中を弱め放電を抑える
ためにポリシリコンゲート電極のエツチング後に
ポリシリコンの表面を酸化する、いわゆる“後酸
化”を行い、電極端での曲率半径を大きくしゲー
ト端部の酸化膜を若干厚くする事が行なわれてい
るが、曲率半径をゲート電極の厚さ以上にする事
はできずむしろ後酸化をし過ぎるとゲート電極が
薄くなるためかえつて曲率半径を小さくしてしま
い、ゲート電極の幅や拡散層の深さなどにも影響
を与える事等から、後酸化には限界があり、絶縁
耐圧を大きく向上させる事は不可能である。
本発明は上述した事情に鑑みなされたものであ
り、入力トランジスタのゲート電極端の上部に、
ゲート電極と同電位の導体を配置する事によつて
ゲート電極端での電界集中を弱め入力トランジス
タ自体の絶縁耐圧を向上させてトランジスタの破
壊を防ぐものである。具体的には、例えば第５図
に示すように入力トランジスタのポリシリコンよ
りなるゲート電極GEの端部の上部を同電位のAl
配線Awで覆つたものである。ゲート電極中央部
Ｂの電界は、第４図の場合と変わらないが、ゲー
ト電極端部Ａでは、上部に同電位のAl配線AWが
あるため、この配線からの電界によりゲート電極
端部Ａでの電界集中は緩められ電界が平均化され
る。従つて入力トランジスタの絶縁耐圧が大幅に
向上する事となる。この場合、Al配線AWにも端
部Ｃがありこの点で電界集中が起こる事になる
が、酸化膜の厚さがゲート電極部より10倍程厚い
ため問題は生じない。
り、入力トランジスタのゲート電極端の上部に、
ゲート電極と同電位の導体を配置する事によつて
ゲート電極端での電界集中を弱め入力トランジス
タ自体の絶縁耐圧を向上させてトランジスタの破
壊を防ぐものである。具体的には、例えば第５図
に示すように入力トランジスタのポリシリコンよ
りなるゲート電極GEの端部の上部を同電位のAl
配線Awで覆つたものである。ゲート電極中央部
Ｂの電界は、第４図の場合と変わらないが、ゲー
ト電極端部Ａでは、上部に同電位のAl配線AWが
あるため、この配線からの電界によりゲート電極
端部Ａでの電界集中は緩められ電界が平均化され
る。従つて入力トランジスタの絶縁耐圧が大幅に
向上する事となる。この場合、Al配線AWにも端
部Ｃがありこの点で電界集中が起こる事になる
が、酸化膜の厚さがゲート電極部より10倍程厚い
ため問題は生じない。
第６図は、第５図に示された実施例の平面図で
あり、第２図に示されたMOSトランジスタＴ１
から先の部分を示すものである。通常ゲート保護
回路部の拡散層１２はコンタクトホール７，８で
Al配線AWにより入力トランジスタＴ２のゲート
電極GEに接続されるが、本発明ではAl配線AW
がコンタクトホール７，８の部分で終わるのでは
なくそのままトランジスタＴ２まで延長され、ゲ
ート電極GE（斜線で示す）端の上部を覆つてゲー
ト電極端での電界集中を防いでいる。
あり、第２図に示されたMOSトランジスタＴ１
から先の部分を示すものである。通常ゲート保護
回路部の拡散層１２はコンタクトホール７，８で
Al配線AWにより入力トランジスタＴ２のゲート
電極GEに接続されるが、本発明ではAl配線AW
がコンタクトホール７，８の部分で終わるのでは
なくそのままトランジスタＴ２まで延長され、ゲ
ート電極GE（斜線で示す）端の上部を覆つてゲー
ト電極端での電界集中を防いでいる。
第７図は、本発明に係る第２の実施例を示す断
面図である。第５図の実施例に於いては、ゲート
電極端の上部をAl配線AWで覆つたため、この
Al配線AWと基板１１間の酸化膜厚はかなり大き
く、ゲート酸化膜との比も大きい。従つて場合に
よつては、ゲート電極端での電界集中を完全に防
ぎきれない場合があつた。この実施例では、一層
目のポリシリコンでできた入力トランジスタのゲ
ート電極GE端の上部を二層目のポリシリコンGF
で覆い、このポリシリコンGFと基板１１との間
の酸化膜厚を比較的小さくして（ゲート酸化膜よ
りはかなり厚い）、ゲート電極GE端部での電界集
中をより弱め絶縁耐圧をより向上させたものであ
る。
面図である。第５図の実施例に於いては、ゲート
電極端の上部をAl配線AWで覆つたため、この
Al配線AWと基板１１間の酸化膜厚はかなり大き
く、ゲート酸化膜との比も大きい。従つて場合に
よつては、ゲート電極端での電界集中を完全に防
ぎきれない場合があつた。この実施例では、一層
目のポリシリコンでできた入力トランジスタのゲ
ート電極GE端の上部を二層目のポリシリコンGF
で覆い、このポリシリコンGFと基板１１との間
の酸化膜厚を比較的小さくして（ゲート酸化膜よ
りはかなり厚い）、ゲート電極GE端部での電界集
中をより弱め絶縁耐圧をより向上させたものであ
る。
第８図は、本発明に係る第３の実施例を示すも
ので第７図に示す第二のポリシリコンGFの上部
を更に同電位のAl配線AWで覆い第二のポリシリ
コンGF端部での電界集中を弱めたものである。
第７図の実施例に於いては、第一のポリシリコン
GEでの絶縁耐圧が向上しても第二のポリシリコ
ンGF下の酸化膜厚がさほど大きくない場合には
第二のポリシリコンGF端部での電界集中により
第二のポリシリコンGF部が磅壊される場合があ
り、この実施例では第二のポリシリコンGF端部
での電界集中をAl配線AWで弱め全体としての絶
縁耐圧を飛躍的に向上させようとするものであ
る。
ので第７図に示す第二のポリシリコンGFの上部
を更に同電位のAl配線AWで覆い第二のポリシリ
コンGF端部での電界集中を弱めたものである。
第７図の実施例に於いては、第一のポリシリコン
GEでの絶縁耐圧が向上しても第二のポリシリコ
ンGF下の酸化膜厚がさほど大きくない場合には
第二のポリシリコンGF端部での電界集中により
第二のポリシリコンGF部が磅壊される場合があ
り、この実施例では第二のポリシリコンGF端部
での電界集中をAl配線AWで弱め全体としての絶
縁耐圧を飛躍的に向上させようとするものであ
る。
以上のように、本発明によれば入力トランジス
タのゲート電極端の上部を同電体の導体、例えば
Al配線やポリシリコンで覆うとにより、製造工
程の変更、追加あるいはチツプサイズの増大等を
もたらすことなくゲート電極端での電界集中をな
くし、電界の平均化を画ることができるので、入
力トランジスタ自体の絶縁耐圧を著しく高め、静
電気等によるMOS型半導体装置の破壊を防止す
る事ができる。
タのゲート電極端の上部を同電体の導体、例えば
Al配線やポリシリコンで覆うとにより、製造工
程の変更、追加あるいはチツプサイズの増大等を
もたらすことなくゲート電極端での電界集中をな
くし、電界の平均化を画ることができるので、入
力トランジスタ自体の絶縁耐圧を著しく高め、静
電気等によるMOS型半導体装置の破壊を防止す
る事ができる。
第１図は従来のゲート保護回路の構成図、第２
図は第１図の回路パターン配置を示す平面図、第
３図は第２図の要部を拡大して示す平面図、第４
図は第３図のポリシリコン・ゲート電極端部にお
ける電気力線の分布状態を示す断面図、第５図は
この発明の一実施例に係る入力MOSトランジス
タのゲート保護構成を示す要部断面図、第６図は
第５図の回路パターン配置を示す平面図、第７図
及び第８図はそれぞれこの発明の他の実施例に係
る断面図である。 １１……シリコン基板、GE……ゲート電極、
AW……Al配線、GF……第２のポリシリコン層。
図は第１図の回路パターン配置を示す平面図、第
３図は第２図の要部を拡大して示す平面図、第４
図は第３図のポリシリコン・ゲート電極端部にお
ける電気力線の分布状態を示す断面図、第５図は
この発明の一実施例に係る入力MOSトランジス
タのゲート保護構成を示す要部断面図、第６図は
第５図の回路パターン配置を示す平面図、第７図
及び第８図はそれぞれこの発明の他の実施例に係
る断面図である。 １１……シリコン基板、GE……ゲート電極、
AW……Al配線、GF……第２のポリシリコン層。
Claims (1)
- 【特許請求の範囲】 １ 外部からの入力信号が印加される入力端子
と、この入力端子にゲート電極が接続された
MOS型トランジスタを有する半導体装置におい
て、前記MOS型トランジスタのゲート電極はこ
のMOS型トランジスタのソース領域とドレイン
領域間のチヤネル領域上全面に設けられ、 前記ソース領域及び前記ドレイン領域及び前記
ゲート電極上に、前記ゲート電極端部を越えて前
記ソース領域及び前記ドレイン領域と対向する前
記ゲート電極と同電位とされた導体が形成されて
いることを特徴とする半導体装置。 ２ 前記ゲート電極端部上面のほぼ全てが前記導
体に覆われている特許請求の範囲第１項記載の半
導体装置。 ３ 前記ゲート電極及び導体は多結晶シリコンま
たはアルミニウムで形成されている特許請求の範
囲第１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064684A JPS58182271A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置 |
| EP83101657A EP0087155B1 (en) | 1982-02-22 | 1983-02-21 | Means for preventing the breakdown of an insulation layer in semiconductor devices |
| DE8383101657T DE3382294D1 (de) | 1982-02-22 | 1983-02-21 | Mittel zum verhindern des durchbruchs einer isolierschicht in halbleiteranordnungen. |
| US07/565,215 US5113230A (en) | 1982-02-22 | 1990-08-08 | Semiconductor device having a conductive layer for preventing insulation layer destruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064684A JPS58182271A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182271A JPS58182271A (ja) | 1983-10-25 |
| JPH0572109B2 true JPH0572109B2 (ja) | 1993-10-08 |
Family
ID=13265226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064684A Granted JPS58182271A (ja) | 1982-02-22 | 1982-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182271A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541518B2 (ja) * | 1986-06-25 | 1996-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156884A (ja) * | 1974-06-07 | 1975-12-18 |
-
1982
- 1982-04-20 JP JP57064684A patent/JPS58182271A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182271A (ja) | 1983-10-25 |
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