JPH0575136B2 - - Google Patents
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- JPH0575136B2 JPH0575136B2 JP18080686A JP18080686A JPH0575136B2 JP H0575136 B2 JPH0575136 B2 JP H0575136B2 JP 18080686 A JP18080686 A JP 18080686A JP 18080686 A JP18080686 A JP 18080686A JP H0575136 B2 JPH0575136 B2 JP H0575136B2
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- Japan
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- channel
- status
- interrupt
- error
- command
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔概要〕
主記憶上にコマンドとステータスを持つチヤネ
ル制御において、ステータス格納時にエラーが発
生すると、アダプタ・ステータス・レジスタ内に
おけるステータス・ストアの無効を示すビツトを
割込み発生ビツトと共に表示してステータスの無
効を通知する方式である。
ル制御において、ステータス格納時にエラーが発
生すると、アダプタ・ステータス・レジスタ内に
おけるステータス・ストアの無効を示すビツトを
割込み発生ビツトと共に表示してステータスの無
効を通知する方式である。
本発明は、データ処理装置における主記憶上に
コマンドと終了ステータスを各Ｉ／Ｏ毎に持つチ
ヤネルが、その終了ステータスの主メモリ・スト
アにおいてエラーが発生した場合、チヤネル内の
制御レジスタを通じてその異常を表示すると共
に、通常の割込みを発生させることにより速やか
なエラー処理を可能とするチヤネル終了ステータ
ス通知方式に関するものである。
コマンドと終了ステータスを各Ｉ／Ｏ毎に持つチ
ヤネルが、その終了ステータスの主メモリ・スト
アにおいてエラーが発生した場合、チヤネル内の
制御レジスタを通じてその異常を表示すると共
に、通常の割込みを発生させることにより速やか
なエラー処理を可能とするチヤネル終了ステータ
ス通知方式に関するものである。
第９図は従来の技術を説明する図である。第９
図において、２は主記憶、３はチヤネル、ACR
はアダブタ・コントロール・レジスタをそれぞれ
示している。Ｉ／Ｏコマンド実行シーケンスは、
チヤネル起動、コマンド・フエツチ、データ転
送、ステータス・ストア、割込み処理と言うもの
である。チヤネル３が主記憶２にステータスをス
トアする場合、制御信号やデータ・アドレス、デ
ータ等を主記憶２に送るが、主記憶２はこれに対
して応答信号を返す。データが正常にストアでき
た場合には正常にストアできた旨の応答を返し、
バス・エラー等が検出されて正常にストア出来な
かつた場合には正常にストア出来なかつた旨の応
答を返す。チヤネルが発行したストア要求に対し
て応答が返つて来ない場合もあるが、このような
場合に備えてチヤネル３は時間監視を行つてい
る。正常にストアが出来なかつた場合又は無応答
の場合にはCPUハード異常割込みが発生する。
図において、２は主記憶、３はチヤネル、ACR
はアダブタ・コントロール・レジスタをそれぞれ
示している。Ｉ／Ｏコマンド実行シーケンスは、
チヤネル起動、コマンド・フエツチ、データ転
送、ステータス・ストア、割込み処理と言うもの
である。チヤネル３が主記憶２にステータスをス
トアする場合、制御信号やデータ・アドレス、デ
ータ等を主記憶２に送るが、主記憶２はこれに対
して応答信号を返す。データが正常にストアでき
た場合には正常にストアできた旨の応答を返し、
バス・エラー等が検出されて正常にストア出来な
かつた場合には正常にストア出来なかつた旨の応
答を返す。チヤネルが発行したストア要求に対し
て応答が返つて来ない場合もあるが、このような
場合に備えてチヤネル３は時間監視を行つてい
る。正常にストアが出来なかつた場合又は無応答
の場合にはCPUハード異常割込みが発生する。
何らかの原因によりDSW（Device Status
Word）ストアが失敗すると、チヤネル３はエラ
ーの発生したＩ／Ｏの終了通知が出来ない。この
ため、そのＩ／Ｏの機番から何時までもソフトウ
エアに対して完了通知がないことになる。
Word）ストアが失敗すると、チヤネル３はエラ
ーの発生したＩ／Ｏの終了通知が出来ない。この
ため、そのＩ／Ｏの機番から何時までもソフトウ
エアに対して完了通知がないことになる。
従来の技術においては、DSWストアでエラー
が発生した場合、割込みを発生しないようにし、
ソフトウエアで時間監視をしていた。また、何も
しない方法も採用されていた。更には、チヤネル
全体のエラーと見做して第９図におけるアダプ
タ・コントロール・レジスタACRの中のステー
タス・レジスタASTのAEFR（アダプタ・エラ
ー）ビツトを“１”にしてソフトウエアからのア
クセス時にエラーで通知する方法もある。
が発生した場合、割込みを発生しないようにし、
ソフトウエアで時間監視をしていた。また、何も
しない方法も採用されていた。更には、チヤネル
全体のエラーと見做して第９図におけるアダプ
タ・コントロール・レジスタACRの中のステー
タス・レジスタASTのAEFR（アダプタ・エラ
ー）ビツトを“１”にしてソフトウエアからのア
クセス時にエラーで通知する方法もある。
ソフトウエアで時間監視する方法では、チヤネ
ル・オペレーシヨンによりエラー原因を知ること
がたとえ出来たとしても、その機番に関しては割
込み保留原因を解除できず、チヤネル全体をクリ
アして且つエラー原因を取り除くなどの処理をし
なければ、再起動できない。
ル・オペレーシヨンによりエラー原因を知ること
がたとえ出来たとしても、その機番に関しては割
込み保留原因を解除できず、チヤネル全体をクリ
アして且つエラー原因を取り除くなどの処理をし
なければ、再起動できない。
一方、ソフトウエアによる時間監視ができいな
いケースにおいては何時までもエラーの発生した
機番のＩ／Ｏ割込みがないことになり、何故そう
なつたのか判らないことになる。上記のケースに
おいては、CPU側で何らかの異常を検出してい
るので、ハードウエア割込みになる。しかし、何
れのＩ／Ｏまたはチヤネルが動作したときのもの
か対応付けることが出来ない。このようにチヤネ
ルの中の特定の機番の割込み原因が残されたまま
になり、ソフトウエアにも積極的にその原因を通
知出来ないと言う問題があつた。
いケースにおいては何時までもエラーの発生した
機番のＩ／Ｏ割込みがないことになり、何故そう
なつたのか判らないことになる。上記のケースに
おいては、CPU側で何らかの異常を検出してい
るので、ハードウエア割込みになる。しかし、何
れのＩ／Ｏまたはチヤネルが動作したときのもの
か対応付けることが出来ない。このようにチヤネ
ルの中の特定の機番の割込み原因が残されたまま
になり、ソフトウエアにも積極的にその原因を通
知出来ないと言う問題があつた。
チヤネル全体のエラーと見做して第７図におけ
るアダプタ・コントロール・レジスタACRの中
のアダプタ・ステータス・レジスタARTの
AEFRビツトを“１”にしてソフトウエアからの
アクセス時にエラーで通知する方法もあるが、チ
ヤネル全体がエラーになつてしまうことに問題が
あつた。
るアダプタ・コントロール・レジスタACRの中
のアダプタ・ステータス・レジスタARTの
AEFRビツトを“１”にしてソフトウエアからの
アクセス時にエラーで通知する方法もあるが、チ
ヤネル全体がエラーになつてしまうことに問題が
あつた。
本発明は、この点に鑑みて創作されたものであ
つて、チヤネルがコマンドのフエツチ、データ転
送、Ｉ／Ｏコマンドのステータス・ストア等にお
いて、ステータス・ストアがエラー終了でも正常
終了と同じように積極的に割込みでソフトウエア
に完了通知でき且つエラー原因も通知できるよう
にし、特定のＩ／Ｏ機番のエラーがチヤネル全体
のエラーに波及しないようにエラーを最小限に食
い止め得るようになつたチヤネル終了ステータス
通知方式を提供することを目的としている。
つて、チヤネルがコマンドのフエツチ、データ転
送、Ｉ／Ｏコマンドのステータス・ストア等にお
いて、ステータス・ストアがエラー終了でも正常
終了と同じように積極的に割込みでソフトウエア
に完了通知でき且つエラー原因も通知できるよう
にし、特定のＩ／Ｏ機番のエラーがチヤネル全体
のエラーに波及しないようにエラーを最小限に食
い止め得るようになつたチヤネル終了ステータス
通知方式を提供することを目的としている。
第１図は本発明の原理図である。主記憶２に
は、コマンドと終了ステータスが格納される。コ
マンドと終了ステータスの組は、各Ｉ／Ｏ毎に存
在する。終了ステータスは、チヤネルの終了ステ
ータスとＩ／Ｏ終了ステータスから構成されてい
る。中央処理装置１がチヤネル３を起動すると、
チヤネル３は主記憶２からコマンドをフエツチ
し、該当するＩ／Ｏに送る。Ｉ／Ｏコマンドの終
了ステータス及びチヤネルの終了ステータスを主
記憶２にストアする際に、エラーが検出された場
合には、エラーの原因を記憶する以外は正常割込
みと同様の処理を行い、割込みのトリガとなるア
ダプタ・ステータス・レジスタASTの割込み発
生ビツトAintと共にDSWストアが無効であるこ
とを示すiDSW（Invalid DSW）ビツトをオンに
する。ソフトウエアは、割込み発生時にiDSWビ
ツトを見てエラーだと判断する。更に、ソフトウ
エア割込み応答処理を行つてチヤネル内の割込み
原因をクリアする。
は、コマンドと終了ステータスが格納される。コ
マンドと終了ステータスの組は、各Ｉ／Ｏ毎に存
在する。終了ステータスは、チヤネルの終了ステ
ータスとＩ／Ｏ終了ステータスから構成されてい
る。中央処理装置１がチヤネル３を起動すると、
チヤネル３は主記憶２からコマンドをフエツチ
し、該当するＩ／Ｏに送る。Ｉ／Ｏコマンドの終
了ステータス及びチヤネルの終了ステータスを主
記憶２にストアする際に、エラーが検出された場
合には、エラーの原因を記憶する以外は正常割込
みと同様の処理を行い、割込みのトリガとなるア
ダプタ・ステータス・レジスタASTの割込み発
生ビツトAintと共にDSWストアが無効であるこ
とを示すiDSW（Invalid DSW）ビツトをオンに
する。ソフトウエアは、割込み発生時にiDSWビ
ツトを見てエラーだと判断する。更に、ソフトウ
エア割込み応答処理を行つてチヤネル内の割込み
原因をクリアする。
このように、割込み発生時に先ずチヤネルの制
御レジスタをチエツクしなければならないが、
元々割込みビツトをチエツクする必要があるの
で、何らの処理ステツプの増加や性能低下の心配
は不要であり、障害の早期通知が可能である。
御レジスタをチエツクしなければならないが、
元々割込みビツトをチエツクする必要があるの
で、何らの処理ステツプの増加や性能低下の心配
は不要であり、障害の早期通知が可能である。
第２図はシステム構成例を示す図である。第２
図において、１は中央処理装置、２は主記憶、３
はチヤネル、４はバス制御部、５はデータ転送制
御部、６はバツフア、７はマイクロプロセツサ、
８はROM、９はRAM、１０はＩ／Ｏコントロ
ール部、１１−０ないし１１−ｎはＩ／Ｏ、
ACRはアダプタ・コントロール・レジスタ、
ASTはアダプタ・ステータス・レジスタ、iDVA
は割込デバイス・アドレス・レジスタ、DVAは
デバイス・アドレス・レジスタ、AOPはアダプ
タ・オペレーシヨン・レジスタ、iCTL０とiCTL
１はインタフエース・コントロール・レジスタを
それぞれ示している。アダプタ・ステータス・レ
ジスタASTと割込デバイス・アドレスレジスタ
iDVAはコマンド終了割込み用であり、アダプ
タ・オペレーシヨン・レジスタAOPとデバイ
ス・アドレス・レジスタDVAはコマンド起動用
であり、インタフエース・コントロール・レジス
タiCTL０とiCTL１はワーク・レジスタである。
図において、１は中央処理装置、２は主記憶、３
はチヤネル、４はバス制御部、５はデータ転送制
御部、６はバツフア、７はマイクロプロセツサ、
８はROM、９はRAM、１０はＩ／Ｏコントロ
ール部、１１−０ないし１１−ｎはＩ／Ｏ、
ACRはアダプタ・コントロール・レジスタ、
ASTはアダプタ・ステータス・レジスタ、iDVA
は割込デバイス・アドレス・レジスタ、DVAは
デバイス・アドレス・レジスタ、AOPはアダプ
タ・オペレーシヨン・レジスタ、iCTL０とiCTL
１はインタフエース・コントロール・レジスタを
それぞれ示している。アダプタ・ステータス・レ
ジスタASTと割込デバイス・アドレスレジスタ
iDVAはコマンド終了割込み用であり、アダプ
タ・オペレーシヨン・レジスタAOPとデバイ
ス・アドレス・レジスタDVAはコマンド起動用
であり、インタフエース・コントロール・レジス
タiCTL０とiCTL１はワーク・レジスタである。
第３図は本発明のチヤネルのＩ／Ｏコマンド実
行シーケンスを示す。SDCR（Start DCR）と言
うコマンドが発行されると、チヤネルが起動さ
れ、ABSY（Adaptor Busy）ビツトがオンされ
る。ABSYビツトはチヤネル起動フエーズの間
だけオンとされる。チヤネルが起動されると、コ
マンド・フエツチが行われる。コマンド・フエツ
チの次にデータ転送が行われる。データ転送終了
後、ステータス・ストアが行なられる。図示の例
では、ステータ・ストア時にエラーが検出れたと
している。ステータス・ストアの次に割込み処理
が行われる。割込み処理のフエーズにおいて、
iDSWビツト（DSWストアでエラーが検出され
たので）がオンされ、AiNT（Adaptor
Interruption）ビツトがオンされる。AiNTビツ
トがオンになると、割込みが発生する。中央処理
装置１から割込み許可が送られて来ると、AiNT
ビツトはオフされ、AiNP（（Adaptor
Interruption Pending）ビツトがオンされる。中
央処理装置１のソフトウエアは、ステータス・チ
エツク、即ちアダプタ・ステータス・レジスタ
ASTの内容の読取りを行い、次いでiRCV
（Interruption Receive）コマンドを発行する。
iRCVコマンドを受信すると、チヤネルはiDSW
ビツトをオフし、AiNPビツトもオフする。
行シーケンスを示す。SDCR（Start DCR）と言
うコマンドが発行されると、チヤネルが起動さ
れ、ABSY（Adaptor Busy）ビツトがオンされ
る。ABSYビツトはチヤネル起動フエーズの間
だけオンとされる。チヤネルが起動されると、コ
マンド・フエツチが行われる。コマンド・フエツ
チの次にデータ転送が行われる。データ転送終了
後、ステータス・ストアが行なられる。図示の例
では、ステータ・ストア時にエラーが検出れたと
している。ステータス・ストアの次に割込み処理
が行われる。割込み処理のフエーズにおいて、
iDSWビツト（DSWストアでエラーが検出され
たので）がオンされ、AiNT（Adaptor
Interruption）ビツトがオンされる。AiNTビツ
トがオンになると、割込みが発生する。中央処理
装置１から割込み許可が送られて来ると、AiNT
ビツトはオフされ、AiNP（（Adaptor
Interruption Pending）ビツトがオンされる。中
央処理装置１のソフトウエアは、ステータス・チ
エツク、即ちアダプタ・ステータス・レジスタ
ASTの内容の読取りを行い、次いでiRCV
（Interruption Receive）コマンドを発行する。
iRCVコマンドを受信すると、チヤネルはiDSW
ビツトをオフし、AiNPビツトもオフする。
第４図はコマンドとステータスのフローを示す
図である。第４図において、DCWはデバイス・
コントロール語、CMはコマンド、Ｆはチエイ
ン・フラグやチエイン・データ等のフラグ、BC
はバイト・カウント、DAはデータ・アドレス、
DCBはデバイス・コントロール・ブロツク、
DCWAはDCWのアドレス、STATUSはステー
タス、DCR＃０は第０番のデバイス・コントロ
ール・レジスタ、DCBAはDCBのアドレスをそ
れぞれ示している。コマンド、フラグ、バイト・
カウント及びデータ・アドレスは、チヤネルコマ
ンドを構成している。デバイス・コントロール語
DCWには、チヤネル・コマンド語などが格納さ
れる。デバイス・コントロール・ブロツクDCB
には、DCWのアドレスやステータス、残りバイ
ト・カウント等が格納される。このステータス
は、終了ステータスを意味している。この終了ス
テータスには、チヤネルの終了ステータスとＩ／
Ｏの終了ステータスから構成されている。デバイ
ス・コントロール語DCW及びデバイス・コント
ロール・ブロツクDCBは、主記憶２上に存在す
る。デバイス・コントロール・レジスタDCRは
RAM９の中に存在する。SDCRコマンドが発行
されるに先立つてチヤネルにDCBアドレスが通
知され、チヤネルは通知されたDCBアドレスを
デバイス・コントロール・レジスタDCRの中に
保持する。SDCRコマンドが発行されると、チヤ
ネルは、DCBアドレスに基づいてデバイス・コ
ントロール・ブロツクDCBを読取り、デバイ
ス・コントロール・ブロツクDCB内のDCWアド
レスに基づいてデバイス・コントロール語DCW
のチヤネル・コマンドをフエツチし、これをデバ
イス・コントロール・レジスタDCRの中に保持
する。ステータス・ストアのフエーズにおいて、
チヤネルは終了ステータスを作成し、これをデバ
イス・コントロール・ブロツクDCBの中にスト
アする。
図である。第４図において、DCWはデバイス・
コントロール語、CMはコマンド、Ｆはチエイ
ン・フラグやチエイン・データ等のフラグ、BC
はバイト・カウント、DAはデータ・アドレス、
DCBはデバイス・コントロール・ブロツク、
DCWAはDCWのアドレス、STATUSはステー
タス、DCR＃０は第０番のデバイス・コントロ
ール・レジスタ、DCBAはDCBのアドレスをそ
れぞれ示している。コマンド、フラグ、バイト・
カウント及びデータ・アドレスは、チヤネルコマ
ンドを構成している。デバイス・コントロール語
DCWには、チヤネル・コマンド語などが格納さ
れる。デバイス・コントロール・ブロツクDCB
には、DCWのアドレスやステータス、残りバイ
ト・カウント等が格納される。このステータス
は、終了ステータスを意味している。この終了ス
テータスには、チヤネルの終了ステータスとＩ／
Ｏの終了ステータスから構成されている。デバイ
ス・コントロール語DCW及びデバイス・コント
ロール・ブロツクDCBは、主記憶２上に存在す
る。デバイス・コントロール・レジスタDCRは
RAM９の中に存在する。SDCRコマンドが発行
されるに先立つてチヤネルにDCBアドレスが通
知され、チヤネルは通知されたDCBアドレスを
デバイス・コントロール・レジスタDCRの中に
保持する。SDCRコマンドが発行されると、チヤ
ネルは、DCBアドレスに基づいてデバイス・コ
ントロール・ブロツクDCBを読取り、デバイ
ス・コントロール・ブロツクDCB内のDCWアド
レスに基づいてデバイス・コントロール語DCW
のチヤネル・コマンドをフエツチし、これをデバ
イス・コントロール・レジスタDCRの中に保持
する。ステータス・ストアのフエーズにおいて、
チヤネルは終了ステータスを作成し、これをデバ
イス・コントロール・ブロツクDCBの中にスト
アする。
第５図はアダプタ・コントロール・レジスタ
ACRの中のアダプタ・ステータス・レジスタ
ASTの構成を示す図である。第５図において、
各ビツトは下記のような意味を有している。
ACRの中のアダプタ・ステータス・レジスタ
ASTの構成を示す図である。第５図において、
各ビツトは下記のような意味を有している。
ABSY（Adaptor Busy）……チヤネルがチ
ヤネル・オペレーシヨンを実行中であることを
示す。
ヤネル・オペレーシヨンを実行中であることを
示す。
AiNP（（Adaptor Interruption Pending）……
割込み処理状態であることを示す。ソフトウエ
アからの割込み解除のオペレーシヨンで“０”
になる。
割込み処理状態であることを示す。ソフトウエ
アからの割込み解除のオペレーシヨンで“０”
になる。
AiNT（Adaptor Interruption）……割込み
の原因となるビツトであり、CPUが割込み許
可信号を送出すると、本ビツトは“０”にな
り、AiNPは“１”になる。
の原因となるビツトであり、CPUが割込み許
可信号を送出すると、本ビツトは“０”にな
り、AiNPは“１”になる。
iDSW（Invalid Device Status Word）……
DSWストアでエラーが検出したとき、本ビツ
トを“１”にして割込むときに用いる。AiNT
と同時に“１”にする。
DSWストアでエラーが検出したとき、本ビツ
トを“１”にして割込むときに用いる。AiNT
と同時に“１”にする。
第６図はソフトウエアの割込み手順を示す図で
ある。第３図に示すように、Ｉ／Ｏコマンドの終
了ステータスDSWを主記憶へストアするときに
エラーが発生すると、チヤネルはアダプタ・ステ
ータス・レジスタASTのiDSWビツトを割込み要
求の原因となるAiNTビツトと共に“１”にす
る。
ある。第３図に示すように、Ｉ／Ｏコマンドの終
了ステータスDSWを主記憶へストアするときに
エラーが発生すると、チヤネルはアダプタ・ステ
ータス・レジスタASTのiDSWビツトを割込み要
求の原因となるAiNTビツトと共に“１”にす
る。
ソフトウエアは、第６図に示すように、割込み
処理の中で正面割込みか異状割込みかを判断し、
異状であつたならばアダプタ・ステータス・レジ
スタASTのiDSWビツトを見て割込み原因の解除
を行う。なおＸ40は、アダプタ・ステータ
ス・レジスタASTのビツト６のみが“１”であ
り、他のビツトが“０”であることを意味してい
る。この場合、Ｉ／Ｏコマンドの終了ステータス
はアダプタ・コントロール・レジスタACRを経
由する以外は得られないが、エラーの発生した機
番に対応するソフトウエアに異状を通知し、ジヨ
ブを終了させることが出来る。また、ソフトウエ
アでＩ／Ｏコマンド・レベルのリトライ処理を行
うことも可能である。第７図はデータ転送時のエ
ラー検出方法を説明する図、第８図はエラーの種
類と検出方法を説明する図である。同図におい
て、１は中央処理装置、２は主記憶、３はチヤネ
ル、１２と１３はエラー検出部をそれぞれ示して
いる。
処理の中で正面割込みか異状割込みかを判断し、
異状であつたならばアダプタ・ステータス・レジ
スタASTのiDSWビツトを見て割込み原因の解除
を行う。なおＸ40は、アダプタ・ステータ
ス・レジスタASTのビツト６のみが“１”であ
り、他のビツトが“０”であることを意味してい
る。この場合、Ｉ／Ｏコマンドの終了ステータス
はアダプタ・コントロール・レジスタACRを経
由する以外は得られないが、エラーの発生した機
番に対応するソフトウエアに異状を通知し、ジヨ
ブを終了させることが出来る。また、ソフトウエ
アでＩ／Ｏコマンド・レベルのリトライ処理を行
うことも可能である。第７図はデータ転送時のエ
ラー検出方法を説明する図、第８図はエラーの種
類と検出方法を説明する図である。同図におい
て、１は中央処理装置、２は主記憶、３はチヤネ
ル、１２と１３はエラー検出部をそれぞれ示して
いる。
チヤネル３から主記憶２にDSWを送る際、先
ずアドレスをバス上に乗せ、次いでアドレス・ス
トローブASを上げる。アドレス・ストローブAS
が上がると、主記憶２はバス上のアドレスを取り
込み、エラー検出部１２でエラー検出（パリテ
イ・チエツク）を行う。パリテイ・エラーが検出
された場合には、主記憶２は、アドレス部のエラ
ーであるため、チヤネルへは応答を返さず（無応
答）、中央処理装置１へ異状割込みを上げる。エ
ラーが検出されなかつた場合には、主記憶２はデ
ータ・シーケンスへの移行を指示する応答
（DTACK）を返す。
ずアドレスをバス上に乗せ、次いでアドレス・ス
トローブASを上げる。アドレス・ストローブAS
が上がると、主記憶２はバス上のアドレスを取り
込み、エラー検出部１２でエラー検出（パリテ
イ・チエツク）を行う。パリテイ・エラーが検出
された場合には、主記憶２は、アドレス部のエラ
ーであるため、チヤネルへは応答を返さず（無応
答）、中央処理装置１へ異状割込みを上げる。エ
ラーが検出されなかつた場合には、主記憶２はデ
ータ・シーケンスへの移行を指示する応答
（DTACK）を返す。
チヤネル３のエラー検出部１３は、タイムアウ
ト（無応答）を監視しており、タイムアウトが検
出されると、ASTのAiNTとiDSWビツトをオン
する。チヤネル３は、データ・シーケンスへの移
行を指示する応答を受け取ると、バス上にデータ
としてDSWを乗せ、データ・ストローブDSを上
げる。
ト（無応答）を監視しており、タイムアウトが検
出されると、ASTのAiNTとiDSWビツトをオン
する。チヤネル３は、データ・シーケンスへの移
行を指示する応答を受け取ると、バス上にデータ
としてDSWを乗せ、データ・ストローブDSを上
げる。
データ・ストローブDSが上がると、主記憶２
はバス上のDSWを取り込み、エラー検出部１２
でエラー検出（パリテイ・チエツク）を行う。パ
リテイ・エラーが検出された場合には、主記憶２
は、データ部のエラーであるため、応答として
BERR（異状）を返し、中央処理装置１に異状割
込みを上げる。エラーが検出されなかつた場合に
は、主記憶２はDTACK（正常）を返す。
はバス上のDSWを取り込み、エラー検出部１２
でエラー検出（パリテイ・チエツク）を行う。パ
リテイ・エラーが検出された場合には、主記憶２
は、データ部のエラーであるため、応答として
BERR（異状）を返し、中央処理装置１に異状割
込みを上げる。エラーが検出されなかつた場合に
は、主記憶２はDTACK（正常）を返す。
チヤネル３はBERRを受け取ると、ASTの
AiNTとiDSWをオンにする。DTACKを受け取
ると、DSWの転送が正常終了したと認識する。
AiNTとiDSWをオンにする。DTACKを受け取
ると、DSWの転送が正常終了したと認識する。
従来はDSWストアでエラーが発生すると、割
込みを発生しないようにしていた。本発明では、
割込みを使つて通知するので、ソフトウエアでタ
イムアウトの監視する場合に比べて異常を早く発
見でき且つソフトウエアの時間監視も不要にな
る。また、従来技術としてチヤネル全体のエラー
（AEFR）として割込む方法もあつたが、これは
前機番のＩ／Ｏコマンドが異常終了となり、エラ
ーの波及が大きな問題であつたが、本発明では、
エラーの発生した機番の処理だけ切り離すような
縮退運転も可能となり、信頼性の向上が図れる。
このように、ハードウエアの物量を増やさず、ま
たハードウエアの負担を重くすることなく性能と
信頼性の向上を期待できると言う効果を持つ。本
発明においては、コマンドやステータスをＩ／Ｏ
単位毎に持つため、主記憶アドレスやメモリに関
する障害やエラー及びシステム・バス上のノイズ
等による障害やエラー時に異常を速やかに検出
し、またリトライ制御も可能である。本発明は高
信頼性が要求されるシステムにおいて特に効力を
発揮する。
込みを発生しないようにしていた。本発明では、
割込みを使つて通知するので、ソフトウエアでタ
イムアウトの監視する場合に比べて異常を早く発
見でき且つソフトウエアの時間監視も不要にな
る。また、従来技術としてチヤネル全体のエラー
（AEFR）として割込む方法もあつたが、これは
前機番のＩ／Ｏコマンドが異常終了となり、エラ
ーの波及が大きな問題であつたが、本発明では、
エラーの発生した機番の処理だけ切り離すような
縮退運転も可能となり、信頼性の向上が図れる。
このように、ハードウエアの物量を増やさず、ま
たハードウエアの負担を重くすることなく性能と
信頼性の向上を期待できると言う効果を持つ。本
発明においては、コマンドやステータスをＩ／Ｏ
単位毎に持つため、主記憶アドレスやメモリに関
する障害やエラー及びシステム・バス上のノイズ
等による障害やエラー時に異常を速やかに検出
し、またリトライ制御も可能である。本発明は高
信頼性が要求されるシステムにおいて特に効力を
発揮する。
第１図は本発明の原理図、第２図はシステム構
成例を示す図、第３図はＩ／Ｏコマンド実行シー
ケンスを示す図、第４図はコマンドとステータス
のフローを示す図、第５図はアダプタ・ステータ
ス・レジスタの構成を示す図、第６図はソフトウ
エアの割込み処理を示す図、第７図はエラー転送
時のエラー検出方法を説明する図、第８図はエラ
ーの種類と検出方法を説明する図、第９図は従来
の技術を説明する図である。 １……中央処理装置、２……主記憶、３……チ
ヤネル、４……バス制御部、５……データ転送制
御部、６……バツフア、７……マイクロプロセツ
サ、８……ROM、９……RAM、１０……Ｉ／
Ｏコントロール部、ACR……アダプタ・コント
ロール・レジスタ、AST……アダプタ・ステー
タス・レジスタ、iDVA……割込デバイス・アド
レス・レジスタ、DVA……デバイス・アドレ
ス・レジスタ、AOP……アダプタ・オペレーシ
ヨン・レジスタ、iCTL０とiCTL１……インタフ
エース・コントロール・レジスタ。
成例を示す図、第３図はＩ／Ｏコマンド実行シー
ケンスを示す図、第４図はコマンドとステータス
のフローを示す図、第５図はアダプタ・ステータ
ス・レジスタの構成を示す図、第６図はソフトウ
エアの割込み処理を示す図、第７図はエラー転送
時のエラー検出方法を説明する図、第８図はエラ
ーの種類と検出方法を説明する図、第９図は従来
の技術を説明する図である。 １……中央処理装置、２……主記憶、３……チ
ヤネル、４……バス制御部、５……データ転送制
御部、６……バツフア、７……マイクロプロセツ
サ、８……ROM、９……RAM、１０……Ｉ／
Ｏコントロール部、ACR……アダプタ・コント
ロール・レジスタ、AST……アダプタ・ステー
タス・レジスタ、iDVA……割込デバイス・アド
レス・レジスタ、DVA……デバイス・アドレ
ス・レジスタ、AOP……アダプタ・オペレーシ
ヨン・レジスタ、iCTL０とiCTL１……インタフ
エース・コントロール・レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 主記憶上にＩ／Ｏに対するコマンド及びチヤ
ネルとＩ／Ｏのコマンド終了ステータスをＩ／Ｏ
毎に持ち、中央処理装置がチヤネルを起動した
後、チヤネルが主記憶よりコマンドをフエツチ
し、Ｉ／Ｏへコマンドを渡した後、Ｉ／Ｏの終了
ステータス及びチヤネルの終了ステータスを主記
憶へストアする方式のチヤネルにおいて、 これらステータスがデータ転送時のエラーによ
り正しくストアできないときには、チヤネル内に
持つアダプタ・ステータス・レジスタの該当ビツ
トを割込み発生ビツトと共に表示し、コマンド終
了割込みを発生させることをを特徴とするチヤネ
ル終了ステータス通知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080686A JPS6336460A (ja) | 1986-07-31 | 1986-07-31 | チヤネル終了ステ−タス通知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080686A JPS6336460A (ja) | 1986-07-31 | 1986-07-31 | チヤネル終了ステ−タス通知方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336460A JPS6336460A (ja) | 1988-02-17 |
| JPH0575136B2 true JPH0575136B2 (ja) | 1993-10-19 |
Family
ID=16089673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18080686A Granted JPS6336460A (ja) | 1986-07-31 | 1986-07-31 | チヤネル終了ステ−タス通知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336460A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410097A (ja) * | 1990-04-27 | 1992-01-14 | Sanyo Electric Co Ltd | 食品製造装置 |
-
1986
- 1986-07-31 JP JP18080686A patent/JPS6336460A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336460A (ja) | 1988-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |