JPH0581071B2

JPH0581071B2 -

Info

Publication number: JPH0581071B2
Application number: JP61110462A
Authority: JP
Inventors: Chaaruzu Gataaman Danieru
Original assignee: Xicor LLC
Current assignee: Xicor LLC
Priority date: 1985-05-14
Filing date: 1986-05-14
Publication date: 1993-11-11
Also published as: EP0202785A2; EP0202785B1; EP0202785A3; JPS61265869A; US4599706A; DE3684359D1

Description

【発明の詳細な説明】この発明は概略的には集積回路のプログラム可
能な不揮発性記憶素子に、更に詳細にはそのよう
な記憶素子における不揮発性メモリセルの密度を
増大するための改良形不揮発性メモリセルに関係
している。

発明の背景従来技術においては、印加電力の欠如の際に不
定期間の間データを記憶し且つ又記憶されたデー
タを選択的に変更又はプログラミングする能力を
持つた集積回路記憶素子が開発されてきた。ここ
で特に関係があるのは不揮発性素子としてフロー
テイングゲートを利用した不揮発性メモリセルで
ある。例えば、四ポリシリコン層フローテイング
ゲート不揮発性メモリセルを開示している米国特
許第4314265号、及び基板結合のある三ポリシリ
コン層フローテイングゲート不揮発性メモリセル
を開示している米国特許第4274012号を見よ。こ
れらの不揮発性メモリセルはいずれも、技術上知
られているように、不揮発性ランダムアクセスメ
モリ（NOVRAM）及び電気的に消去可能なプ
ログラム可能読取り専用記憶装置（EEPROM）
を構成するように配列することができる。例え
ば、NOVRAMデバイスを開示している米国特
許第4300212号、及びEEPROMデバイスを開示
している米国特許第4486769号を見よ。もちろん、
この発明の原理はフローテイングゲート技術を利
用した他のデバイスに適用することができる。

例えば、米国特許第4274012号においては、開
示された不揮発性メモリセルには三つのポリシリ
コンの層があつて、この各層が一般に基板から且
つ互いに電気的に分離されている。第１ポリシリ
コン層はプログラミング電極である。第２ポリシ
リコン層はフローテイングゲートである。このフ
ローテイングゲートにはプログラミング電極に容
量結合された部分があつてこれがプログラミング
トンネル領域を形成しており、この領域では電子
がプログラミング電極からフローテイングゲート
へ通り抜ける。フローテイングゲートの別の部分
はｐ形基板におけるｎ注入領域に容量結合されて
いる。ｎ注入領域はバイアス電極である。第３ポ
リシリコン層は消去／記憶電極であつて、フロー
テイングゲートの一部分に容量結合されていて消
去トンネル領域を形成しており、この領域では電
子がフローテイングゲートから消去／記憶電極へ
通り抜ける。消去／記憶電極の別の部分は基板に
あるバイアス電極に容量結合されている。

トンネル作用を開始させるために、高電位、例
えば25Vが消去／記憶電極に加えられ且つプログ
ラミング電極が低電位、例えば接地に保持され
る。基板バイアス電極は、それぞれ、電子がフロ
ーテイングゲートから通り抜けることができるか
又はこれへ通り抜けることができるかに応じてプ
ログラミング電極の低電位に保持されるか又は消
去／記憶電極の高電位に保持されるかする。バイ
アス電極が高電位に保持されている場合には、バ
イアス電極が強く容量結合されているフローテイ
ングゲートは高電位に高められる。それゆえ、プ
ログラミング電極とフローテイングゲートとの間
のプログラミングトンネル領域には高電位が存在
して、電子はフローテイングゲートへと通り抜け
る。逆に、バイアス電極が低電位に保持されてい
る場合には、フローテイングゲートも又バイアス
電極との強い容量結合のために低電位になる。そ
れゆえ、フローテイングゲートと消去／記憶電極
との間の消去トンネル領域には高電位が存在す
る。そこで電子はフローテイングゲートから消
去／記憶電極へ通り抜ける。

前述の不揮発性メモリセルは、一つの有用な適
用例として、米国特許第4300212号に開示された
NOVRAMメモリセルの不揮発性部分を形成し
ている。NOVRAMメモリセルの不揮発性部分
はMOSフリツプフロツプ形メモリセルについて
既知の方法でアドレスされ、読み取られ、又書き
込まれる。NOVRAMメモリセルの不揮発性部
分はこのメモリセルの揮発性部分のデータ及び反
転データ接続点に結合されている。バイアス電極
はソースが接地されたエンハンスメント形トラン
ジスタのドレインに接続されている。
NOVRAMメモリセルの揮発性部分のデータ接
続点はこのトランジスタのゲートに接続されてい
る。データ接続点が一方の二進状態を表わす零ボ
ルトであるときには、トランジスタはオフにされ
てバイアス電極をフローテイング電位にすること
ができる。バイアス電極は更に消去／記憶電極に
容量結合されている。高電圧記憶パルスを消去／
記憶電極に加えると、バイアス電極の電位が高電
位に高められる。そこで前述のように電子がプロ
グラミング電極からフローテイングゲートへ通り
抜けてこれに正味負の電荷を与える。逆に、デー
タ接続点が他方の二進状態を表わす５ボルトであ
るときには、トランジスタがオンにされて、これ
によりバイアス電極が零ボルトに結合される。高
電圧パルスを消去／記憶電極に加えると、前述の
ように、電子がトンネル作用によつてフローテイ
ングゲートから消去／記憶電極へと除去されて、
これに正味正の電荷が残る。それゆえ、フローテ
イングゲートの電荷は、消去／記憶電極に高電圧
パルスが加えられたときにNOVRAMセルの揮
発性部分のデータ接続点の状態を記憶する。

フローテイングゲートにおける電荷を検出する
ために、フローテイングゲートはエンハンスメン
ト形トランジスタのゲートを形成している。この
検出トランジスタのドレスンはNOVRAMメモ
リセルの揮発性部分の反転データ接続点に結合さ
れている。検出トランジスタは、フローテイング
ゲートが正味正の電荷を持つているときにはオン
にされ、又、フローテイングゲートが正味負の電
荷を持つているときにはオフにされる。それゆ
え、フローテイングゲートに記憶される電荷は、
検出トランジスタのオン又はオフの状態、及び
NOVRAMデバイスのパワーアツプ時にそれか
ら設定された反転データ接続点の電位から決定す
ることができる。

米国特許第4274012号に記載された不揮発性メ
モリセルは、別の有用な適用例において、米国特
許第4486769号に開示されたようなEEPROMデ
バイスのセルの配列体における各メモリセルの構
成に使用されている。この特許に開示された配列
体においては、消去／記憶電極が１列の各セルに
共通であり、且つプログラミング電極が１行の各
セルに共通である。更に、１行に沿つた各セルに
おけるバイアス電極は互いに電気的に接続されて
いる。配列体における一つのセルを選択するため
には、選択セルが配置されている行におけるプロ
グラミング電位が０ボルトのような低電位に保持
され且つ選択セルが配置されている列の消去／記
憶電極が36ボルトのような高電位に上げられる。
他のすべての行におけるプログラミング電極は26
ボルトのような中間電位に上げられ且つ他のすべ
ての列における消去／記憶電極は０ボルトのよう
な低電位に保持される。選択セルの行における各
セルに対するバイアス電極は、それぞれ、選択セ
ルのフローテイングゲートがプログラムされるべ
きか消去されるべきかに応じて、中間電位か又は
低電位に駆動される。他のすべての行におけるセ
ルに対するバイアス電極は中間電位に駆動され
る。′769特許に記載されたように、低電位と高電
位との間の全電位差はバイアス電極電位の関数と
して選択セルにおけるプログラミングトンネル素
子又は消去トンネル素子に存在することになる。
そして電子は選択トンネル素子を通り抜ける。

この従来技術のEEPROMデバイスにおける選
択セルの行に沿つた他のすべてのセルにおいて
は、それのプログラミング電極とフローテイング
ゲートとの間のトンネル素子に電位差が存在す
る。非選択セルのバイアス電極に加えられた中間
電圧はフローテイングゲートに部分的に結合され
且つプログラミング電極は低電位に保持される。
非選択セルの消去／記憶電極も又零ボルトに保持
されているので、消去／記憶電極とフローテイン
グゲートとの容量結合はフローテイングゲートが
バイアス電極と同じ電圧を持つことを阻止する。
従つて、容量関係が′769特許に記載されたように
選択されたときには、選択セルの行における各セ
ルのフローテイングゲートは電子のフローテイン
グゲートへの通り抜けを開始させるのに十分な電
位を持たない。

同様に、選択セルの列における他のすべてのセ
ルの消去／記憶電極とフローテイングゲートとの
間のトンネル領域には電位差が存在する。この列
におけるすべての非選択セルのバイアス電極及び
プログラミング電極は中間電位にあるので、それ
らのフローテイングゲートも又中間電位の近くの
電位を持つことになる。この列におけるこれらの
選択セルの消去／記憶電極は高電位にある。それ
ゆえ、消去トンネル領域における合成電位差は電
子をフローテイングゲートから通り抜けさせるの
に不十分である。

このEEPROMの各セルにおいては、一対のト
ランジスタがフローテイングゲートに近接した基
板のチヤネル領域に結合されている。これらの各
トランジスタのゲートは消去／記憶電極で形成さ
れている。データ電位は一方のトランジスタを通
してチヤネル領域に結合され、又バイアス電位は
他方のトランジスタを通してチヤネル領域に結合
されている。フローテイングゲートを消去するた
めには、データ電位及びバイアス電極電位は両方
とも低電位にある。フローテイングゲートをプロ
グラムするためには、データ電位及びバイアス電
極電位は両方とも低電位にある。

上記の方策には幾つかの制限がある。まず、書
込み動作中における非選択セルのデータ妨害を避
けるために多くのキヤパシタンス相互関係及びト
ンネル電圧要件が維持されなければならない。更
に、配列セルの理論的要件は、単一サイクルの書
込み動作を実施困難にすることがある。従つて、
実際の動作では、フローテイングゲートがプログ
ラムされる前に、各EEPROMがまず消去され
る。すなわち、メモリセルに対する各書込みサイ
クルの前に無条件の消去サイクルが行われるの
で、不必要な書込み時間及びセルの損耗が生じ
る。

単一のウエハから製造される記憶素子の数を増
大して１ウエハ当りのチツプ生産高を増大し、こ
れにより各チツプの生産量を低減することが望ま
しい。これに関連して、記憶素子内の各メモリセ
ルの寸法は減小させなければならない。しかしな
がら、そのような寸法の減小は現存するメモリセ
ルの単純な小形化を許さない。例えば、マスクレ
ベル間の許容差は維持するのが困難であろうし、
又小形化設計のものは現存の技術には適合しない
最小チヤネル幅を必要とするであろう。前述の不
揮発性メモリセルの小形化は演算記憶素子用に維
持されるべき必要な容量の値及び関係を許さな
い。例えば、′769特許に記載されたEEPROMデ
バイスにおける所要の容量関係が維持されていな
いとすれば、選択セルの行及び列における非選択
セルのトンネル領域に発生するとして説明された
電圧は非選択セルのデータ妨害又は偶然のトンネ
ル作用を引き起こすのに十分であるかもしれな
い。更に、分離した別個の書込み動作用バイアス
電極領域及び読取り動作用フローテイングゲート
チヤンネル領域の一般要件、並びに妨害状態を阻
止するのに必要とされる前述の固有の許容差要件
は非常に高密度の装置のための現在のメモリセル
の縮小を実行不能なものにする。

NOVRAMデバイスにおける前述の容量結合
の一つ以上を除去することを又望ましい。そのよ
うな容量結合はポリシリコン層間の電子トンネル
作用を誘発するのに必要な電圧関係を得ることの
失敗を導入する。それゆえ、そのようなキヤパシ
タンスを除去すればデバイスの動作が改善される
であろう。更に、このようなキヤパシタンスの除
去は、これを形成するのに必要とされる大量のチ
ツプ部分に対する必要性が除去されることになろ
うから、より高度の小形化を可能にする。

更に、デバイス動作及びセル寸法は、各メモリ
セルにおける構成部分の総数を減少し且つ書込み
動作に必要とされるサイクルの数を減少させるこ
とによつて最適化されるであろう。例えば、
EEPROMデバイスにおいては、（フローテイン
グゲートをプログラムする）書込みサイクルは、
各書込みサイクルに先立つての無条件の消去に対
する必要性をなくして単一サイクルで行われるこ
とが望ましい。

発明の要約それゆえ、本発明の第１の目的は、既知の不揮
発性メモリセルより小さいメモリセルを単一セル
レベルかつ回路レベルで提供することを目的とす
る。

また、本発明の第２の目的は、既知の不揮発性
メモリセルより小さいメモリセルを単一セルレベ
ルかつ半導体ウエーハレベルで提供することを目
的とする。

さらに、コンパクトな不揮発性メモリアレイを
提供することを目的とする。

上記第１の目的を達成するため、本発明の第１
のものは、不揮発性フローテイングゲートデバイ
スにおいて、第１面を備えた第１導電形式の基板と、前記第１面から隔置されていて電気的に絶縁さ
れた第１半導体層と、バイアス電位を前記第１半導体層に付与する第
１手段と、第１部分及び第２部分を備える電気的に絶縁さ
れた半導体フローテイングゲートであつて、前記
第１部分が前記第１半導体層に容量結合されてい
る半導体フローテイングゲートと、第１ゲート、ソース及びドレインを備える第１
トランジスタであつて、前記ソース及び前記ドレ
インの一方の電位を前記フローテイングゲートに
選択的に結合する第１トランジスタと、第１データ電位及び第２データ電位の一方を前
記ソース及び前記ドレインの前記一方に選択的に
付与する第２手段であつて、前記デバイスに記憶
されるべきデータが２進状態の一方を有するとき
前記第１データ電位を付与し、前記デバイスに記
憶されるべきデータが２進状態の他方を有すると
き前記第２データ電位を付与する第２手段と、第１制御電位を前記第１ゲートに選択的に付与
する第３手段であつて、前記第１制御電位が前記
第１トランジスタをオンにするように選択されて
おり、且つ前記の各電位が適切に選択されること
により、前記第１トランジスタが前記第１制御電
位によつてオンされたとき前記第１データ電位を
前記ソース及び前記ドレインの前記一方に付与す
る際に前記第１半導体層から前記フローテイング
ゲートへ電子を導入し、前記第１トランジスタが
オンされたとき前記第２データ電位を前記ソース
及び前記ドレインの前記一方に付与する際に電子
を前記フローテイングゲートから前記第１トラン
ジスタの前記第１ゲートへ取り去る第３手段と、前記フローテイングゲートの電位を感知する感
知手段とを備えることを特徴とする。

また、上記第２の目的を達成するため、本発明
の第２のものは、不揮発性フローテイングゲート
デバイスにおいて、第１面と、前記第１面に配設された第１基板領
域とを有する第１導電形式の基板であつて、前記
第１基板領域が前記第１導電形式とは反対の第２
導電形式である第１導電形式の基板と、第１データ電位及び第２データ電位の一方を前
記第１基板領域に選択的に付与する第１手段であ
つて、前記デバイスに記憶されるべきデータが２
進状態の一方を有するとき前記第１データ電位を
付与し、前記デバイスに記憶されるべきデータが
２進状態の他方を有するとき前記第２データ電位
を付与する第１手段と、電気的に絶縁された第１半導体層と、第１バイアス電位を前記第１半導体層に付与す
る第２手段と、フローテイングゲートである電気的に絶縁され
た第２半導体層であつて、絶縁フローテイングゲ
ートは、前記第１半導体層に容量結合された第１
部分と、前記第１面の部分に容量結合された第２
部分とを有する第２半導体層と、前記第２半導体層の前記第２部分に容量結合さ
れた第１部分と、前記第１面に容量結合され且つ
前記第１基板領域の端部に隣接する第２部分とを
有する電気的に絶縁された第３半導体層と、前記第３半導体層の前記第２部分は、前記第１
基板領域と前記第２半導体層の前記第２部分との
間に配設され、第１制御電位を前記第３半導体層に選択的に付
与する第３手段を設け、前記第１制御電位は、前記第３半導体層の前記
第２部分に容量結合されている前記第１面の導電
形式を前記第２導電形式に反転して、前記第２半
導体層の前記第２部分に容量結合されている前記
基板の前記第１面の部分に前記第１基板領域の電
位を電気的に結合するように選択され、前記電位の各々は、前記第１データ電位を前記
第１基板領域に付与する際に電子が前記第１半導
体層から前記第２半導体層に導入されるように、
且つ前記第２データ電位を前記第１基板領域に且
つ前記第１制御電位を前記第３半導体層にそれぞ
れ付与する際に電子が前記第２半導体層から前記
第３半導体層に取り去られるように選択され、前記フローテイングゲートの電位を感知する感
知手段を備えることを特徴とする。

さらに、上記第３の目的を達成するため、本発
明の第３のものは、複数の行及び複数の列を有す
るアレイに相互接続される複数の不揮発性メモリ
セルを備える集積回路メモリデバイスにおいて、前記メモリセルが配設されている第１面と、複
数の第１基板領域と、複数の第２基板領域とを有
する第１導電形式の半導体基板を備え、前記基板領域の各々は、前記第１導電形式とは
反対の第２導電形式であり、前記第１基板領域の各々は、前記列の一つに沿
つた前記複数のセルの一部分内に配設され、前記第２基板領域は、前記複数のセルの全ての
ものの一部分内に配設され、基準電位を前記第２基板領域に付与する第１手
段と、第１の２進データ状態を表す第１データ電位
と、第２の２進データ状態を表す第２データ電位
の一方を、前記複数の第１基板領域のうちの選択
された第１基板領域に選択的に付与する第２手段
と、前記第１面から隔置されている電気的に絶縁さ
れた第１半導体層であつて、前記複数のセルの
各々の前記第１面に第１チヤネル領域を形成して
いる前記複数のセルの各々の一部分と重なり合つ
ている第１半導体層とを備え、前記第１チヤネル領域の各々は、前記複数のセ
ルの一つ内の前記第２基板領域の一部分に隣接
し、第１バイアス電位を前記第１半導体層に付与す
る第３手段を設け、前記第１バイアス電位及び前記基準電位は、前
記複数のセルの各々の前記第１チヤネル領域を前
記第２基板領域から電気的に分離するように選択
され、電気的に絶縁された複数の第２半導体層を設
け、前記複数の第２半導体層の各々は、前記複数の
セルの一つに関連し、且つ前記複数のセルの前記
の関連した一つ内の前記第１半導体層の部分に容
量結合された第１部分と、前記複数のセルの前記
の関連した一つの前記基板の部分に重なり合つて
いる第２部分とを有し、前記第１面から隔置され且つ電気的に絶縁され
た複数の第３半導体層を設け、前記第３半導体層の各々は、前記複数の行の一
つに関連し、且つ前記複数の行の前記の関連した
一つ内の前記複数のセルの各々の一部分に重なり
合つており、且つ複数の第１部分と複数の第２部
分とを有し、前記第３半導体層の前記第１部分の各々は、前
記第２半導体層の関連した一つに容量結合され、
前記第３半導体層の前記第２部分の各々は、前記
複数のセルの各々における第２チヤネル領域を形
成する前記複数のセルの関連した一つの前記基板
の部分に重なり合つており、前記複数のセルの各々の前記第２チヤネル領域
は、前記複数のセルの前記一つに関連した前記複
数の第１基板領域の一つの一部分と、前記複数の
セルの前記一つにおける前記基板の前記部分との
間にあり、第１制御電位を、前記複数の行の選択された一
つの前記第３半導体層に選択的に付与する第４手
段を設け、前記第１制御電位は、前記第２チヤネル領域の
導電形式を前記第２導電形式に反転して、前記の
選択された行における前記複数のセルの各々に関
連した前記複数の第１基板領域の一つの電位を、
前記の選択された行における前記複数のセルの
各々内の前記基板の前記部分に電気的に結合する
ように選択され、前記電位の各々は、前記第１データ電位が前記
第１基板領域の前記の関連した一つに付与される
とき、電子が前記第１半導体層から前記の選択さ
れた行に沿つた前記複数のセルの各々の前記第２
半導体層に導入されるように、且つ前記第２デー
タ電位が前記第１基板領域の前記の関連した一つ
に付与されるとき、電子が前記第２半導体層から
前記複数のセルの前記一つに関連した前記第３半
導体層の一つへ取り去られるように選択され、前記第２半導体層の各々の電位を感知する手段
を備えることを特徴とする。

本発明の第１のものは、上記のような構成によ
り、単一セルレベルかつ回路レベルで、既知の不
揮発性メモリせるより小さいメモリセルを実現す
ることができる。

また、本発明の第２のものは、単一セルレベル
かつ半導体ウエーハレベルで、既知の不揮発性メ
モリセルより小さいメモリセルを実現することが
できる。

さらに、本発明の第３のものは、コンパクトな
不揮発性メモリアレイを実現できる。また、一つ
以上の選択セルへの書込時における非選択セルに
おけるデータ妨害状態を実質上なくした高密度集
積不揮発性メモリデバイスを実現できる。

なお、共通の効果として以下のものが考えられ
る。

既知のメモリセルよりも少ない構成部分を使用
するので構成が簡単である。

幾つかの容量関係を除去したことにより、メモ
リセルの各層間の重なり部分が小さくて済むの
で、メモリセルを形成するために必要とされるチ
ツプ部分を最小限にすることができる。

フローテイングゲートをプログラミングするの
に先立つて無条件サイクルの要件を不必要にでき
る。

なお、実施態様を含めて本発明を以下に若干説
明する。

この発明の不揮発性メモリセルは、概して上に
説明されたように、三つの電気的に分離された半
導体層を備えている。すなわち、第１層はプログ
ラミング電極を形成し、第２層はフローテイング
ゲートを形成し、且つ第３層は消去／記憶電極を
形成している。

この発明に従つて、第２層の第１部分は第１層
に容量結合されてそれらの間に第１トンネル領域
を形成しており、又第２層の第２部分は基板とは
反対の導電性の基板領域に容量結合されている。
第３半導体層は第２層に結合されて第２トンネル
領域を形成している。動作の際には、基準電位が
第１層に加えられる。第２層上の電荷によつて記
憶されるべきデータ状態を表わす電圧が基板とは
反対の導電形式の別の基板領域に加えられる。第
３層は各基板領域間にエンハンスメント形トラン
ジスタのゲートを形成している。第３層に選択電
位を加えると、トランジスタがオンになつて、各
基板領域間に導電路が生じる。データ状態電圧が
第３層に加えられた電位に類似している場合に
は、電子が第１層から第２層に通り抜けて第２層
に正味負の電荷が残される。逆に、データ状態電
圧が第３層に加えられた電位の電圧よりも相当に
小さい場合には、電子が第２層から第３層に通り
抜けて第２層に正味正の電荷が残される。

従つて、前述の従来技術のデバイスに対するこ
の発明の利点が見られる。この発明は、
NOVRAMデバイスに関して上に説明されたよ
うな、第３半導体層、消去／記憶電極、及びバイ
アス電極間の容量結合の必要性をなくする。前に
説明されたように、容量結合はバイアス電極が消
去／記憶電極の電位にフロートすることを可能に
した。NOVRAMデバイスの不揮発性セルにお
けるバイアス電極の電位を制御するのに必要とさ
れたトランジスタスイツチも又除去される。

この発明において、第２層に容量結合された基
板領域、すなわち従来技術において説明されたバ
イアス電極に類似した領域の電位はデータ状態電
位によつて決定される。第３層は第１及び第２の
基板領域間の導電性を制御するトランジスタゲー
トを形成しており、これによつて、バイアス電極
電位を制御するための別個のトランジスタスイツ
チに対する必要性をなくしている。

更に、基板とは反対の導電性を持ち且つ第２層
に容量結合された基板領域は全く除去することが
できる。この発明の第２実施例においては、第１
及び第２の層間又は第２及び第３の層間にトンネ
ル作用を誘発するのに必要とされる容量関係は第
２層と基板自体との間に固有のキヤパシタンスに
よつて制御される。第１基板領域を全く除去する
ことによつて、そのようなキヤパシタンスを形成
する層の重なり部分が除去されるので、不揮発性
セルは上に説明された従来技術の不揮発性セルよ
りも相当に小さい全寸法を持つことができる。こ
の発明の第２実施例の更なる利点は、やはり基板
電極のない従来技術のセルである。米国特許第
4314265号に開示されたメモリセルに比べて一つ
少ない数の半導体層しか必要としないことであ
る。

この発明のこれら及びその他の目的及び利点は
添付の図面及び特許請求の範囲の欄に記載の各項
に関連して次の説明を読めば一層明らかになるで
あろう。

採択実施例の説明今度は第１図ないし第３図について述べると、
この発明に従つて構成された不揮発性メモリ（特
久記憶装置）セル１０が示されている。メモリセ
ル１０は第１導電形式の基板１２、第１の電気的
に分離された半導体層１４、第２の電気的に分離
された半導体層１６、及び第３の電気的に分離さ
れた半導体層１８からなつている。基板１２には
第１基板領域２０、第２基板領域２２、及び表面
２３がある。各基板領域２０及び２２は表面２３
に配置されており、基板の第１導電形式とは反対
の第２導電形式のものである。

第２半導体層１６には第２基板領域２２に容量
的に結合された第１部分２４と、第１半導体層１
４に容量的に結合された第２部分２６とがある。
第２層１６の第１部分２４と第２基板領域２２と
の間の容量結合は第３図においてキヤパシタンス
C_sとして最もよく示されている。第２層１６の第
２部分２６と第１層１４との間の容量結合は第３
図においてトンネル領域２８として最もよく示さ
れている。

第３半導体層１８には第１基板領域２０と第２
基板領域２２との間に延びていて表面２３から隔
てられている第１部分３０と、第２層１６に容量
的に結合された第２部分３２とがある。第２層１
６に対する第２部分３２の容量結合は第３図にお
いてトンネル領域３４として最もよく示されてい
る。

基板１２には更に第２導電形式の第３基板領域
３６がある。第１半導体層１４と第３基板領域３
６は互いに概して平行に延びている。第１半導体
層１４と第３基板領域３６は以下に説明されるメ
モリアレイの各セル１０に共通である。これらの
両素子間の平行関係はメモリアレイの製造工程及
び操作を簡単にすると共に、ここで説明されるよ
うな第１半導体層１４と第３基板領域３６との間
の電気的関係を満足させる。

第３図に最もよく見られるように、第３半導体
層１８の第１部分３０は、第１基板領域２０と第
２基板領域２２との間にチヤネル４０が配置され
ているエンハンスメント形トランジスタ３８のゲ
ートを形成している。これらの基板領域２０，２
２はそれぞれトランジスタ３８のドレイン（ドレ
ーン）及びソースを形成している。第２半導体層
１６の第３部分４２は、ここではフローテイング
ゲートトランジスタとも呼ばれる絶縁ゲートトラ
ンジスタ４４のゲートを形成している。トランジ
スタ４４はこの実施例ではエンハンスメント形ト
ランジスタであるが、性能調整が必要とされる場
合にはデプレーシヨン形のものでもよいであろ
う。第２基板領域２２はトランジスタ４４のドレ
インを形成している。第２半導体層１６の第３部
分４２はトランジスタ４４のチヤネル４６の上に
ある。第１半導体層１４はエンハンスメント形ト
ランジスタ４８のゲートを形成している。トラン
ジスタ４８も又、性能調整が必要とされる場合に
はデプレーシヨン形トランジスタでもよいであろ
う。第３基板領域３６はトランジスタ４８のソー
スを形成している。第１半導体層１４はトランジ
スタ４８のチヤンネル５０の上にある。トランジ
スタ４４及び４８はそれぞれこれらのトランジス
タのチヤネル４６とチヤネル５０との間の領域５
２によつて互いに接続されている。領域５２は仮
想接合部として最もよく説明され得る。トランジ
スタ４４及び４８は二つの近接したゲートを持つ
た単一のエンハンスメント（又は、デプレーシヨ
ン）形トランジスタと等価であつて、第２半導体
層１６の第３部分４２が一方のゲートを形成し且
つ第１半導体層１４がその第１ゲートに近接した
第２ゲートを形成している。

不揮発性メモリセル１０の構成を上に説明した
ので、以下ではこの不揮発性メモリセル１０の動
作について説明する。トンネル領域２８及び３４
において電子のトンネル作用についての機構は技
術上周知である。例えば、米国特許第4274012号
（′012特許）はポリシリコン層を分離している酸
化物層を通してそのようなトンネル作用を記載し
ている。もちろん、今の場合の第１図は不揮発性
セルを線図で図解していることが理解される。素
子上に付着される次の層の半導体物質からの電気
的分離のためにセル１０の製造中に基板上及び各
半導体上に成長又は付着させられた酸化物又はそ
の他の誘電体層は示されていない。半導体層１
４，１６及び１８間の酸化物層の厚さに対する要
件は′012特許に記載されている。それゆえ、酸化
物層を通しての電子トンネル作用、並びに酸化物
分離用半導体層の厚さに関する要件及びトンネル
作用を可能にするのに必要な容量的関係を説明し
ており且つこの発明の開示事項と矛盾していな
い′012特許の部分は、この明細書に援用する。

バイアス電位V_Rは第１半導体層１４に加えら
れ、且つ基準電位V_Gは第３基板領域３６に加え
られる。トンネル領域２８又はトンネル領域３４
における電子のトンネル作用期間中の高電圧電力
要件に関しては、トランジスタ４８のゲートを形
成している第１半導体層１４のバイアス電位及び
トランジスタ４８のソースを形成している第３基
板領域３６の基準電位は、（トランジスタ４８の
ドレインとトランジスタ４４のソースとの間の電
気的接続部に相当する）仮想接合部５２から第３
基板領域３６へのチヤネル５０においていずれの
方向にも電流が発生されないように選択されてい
る。従つて、V_R−V_Gによつて与えられたトラン
ジスタ４８のゲート−ソース電圧はこの発明の採
択実施例においてはトンネル作用の期間中平常負
にバイアスされており、そのためにトランジスタ
４８は仮想接合部５２におけるドレイン電圧に関
係なく「遮断」状態にとどまる。

データ電位V_Dは第１基板領域２０に加えられ
ており、これのレベルは第２半導体層１６に記憶
されるべきデータ状態を表わしている。例えば、
第１の二進状態は低電位で表わすことができ且つ
他方の二進状態は高電位で表わすことができる。

第１基板領域２０にデータ電位V_Dを加えるの
と同時に、第３半導体層１８に制御電位V_Hが加
えられる。制御電位V_Hは、チヤネル４０の導電
性を反転して第１基板領域２０に加えられた全デ
ータ電位V_Dをオンになつたトランジスタ３８を
通して第２基板領域２２に十分に導くように選択
されている。制御電位V_H及びデータ電位V_Dは、
V_Dが高データ電位状態にあるときには、トンネ
ル領域２８に十分な電位差が存在して電子が第２
半導体層１６へ通り抜けることが確保されるよう
に選択されている。制御電位V_Hを今説明された
ばかりのレベルに設定した場合、データ電位V_D
は、V_Dが低データ電位状態にあるときには、ト
ンネル領域３４に十分な電位差が存在して電子が
第２半導体層１６から第３半導体層１８に通り抜
けるように選択されている。第２半導体層１６は
不揮発性メモリセル１０のフローテイングゲート
を形成しており、以下においてはフローテイング
ゲート１６とも呼ばれる。

例えば、第１基板領域２０に加えられたデータ
電位V_Dが高く且つ十分に高い制御電位V_Hが第３
半導体層１８に加えられると、データ電位V_Dが
第２基板領域２２に結合されて、基板領域２２も
又高電位にされるので、第３半導体層１８と第２
基板領域２２との間には僅かな電位差しか存在し
ない。フローテイングゲート１６も又キヤパシタ
ンスC_sの容量結合並びにトンネル素子３４及びチ
ヤネル４６の容量効果のために高電位に達しよう
とする。フローテイングゲート１６の電位が高く
なると、トンネル領域３４にほとんど電位差が存
在しなくなつて、トンネル領域２８に大きい電位
差が存在するようになる。従つて、電子が第１半
導体層１４からフローテイングゲート１６へ通り
抜ける。

逆に、データ電位V_Dが低い場合には、第２基
板領域２２の電位も又低い。フローテイングゲー
ト１６の第１部分２４と第２基板領域２２との間
のキヤパシタンスC_s並びにトンネル素子２８及び
チヤネル領域４６の容量効果は、制御電位V_Hの
第３半導体層１８への印加時にフローテイングゲ
ート１６を低く容量的に保持しようとする。それ
ゆえ、トンネル領域２８における電位差は小さ
く、且つトンネル領域３４における電位差は大き
い。その結果、電子はフローテイングゲート１６
から第３半導体層１８へ通り抜ける。

前述の諸特許に開示されたメモリセルに比べて
のこの発明の利点は、第１基板領域２０及び第２
基板領域２２のｎ注入領域がそれらの諸特許に示
されたバイアス電極よりもかなり小さくてよいこ
とである。′212特許に記載されたNOVRAMデ
バイスと対照的に、第３半導体層１８と基板にお
けるバイアス電極との間には容量結合が必要とさ
れない。このNOVRAMデバイスにおいては、
バイアス電極を制御電圧の電位に浮かせてフロー
テイングゲートをバイアスしているのがこの容量
結合であつた。この発明においてはそのような容
量結合が必要とされないので、容量を許容するた
めに必要な寸法を維持することを必要とせず、従
つて第３半導体層をより小さくすることができ
る。以下で説明されるのは、書き込まれていない
EEPROMメモリセルにおけるデータ妨害問題を
なくすることに関しての従来技術のものに対する
この発明の利点である。

デイジタル方式においては、二進状態電圧レベ
ルは通常０ボルト及び＋５ボルトである。この発
明の不揮発性メモリセル１０を利用した集積回路
記憶素子はこれらの電圧で動作できることが望ま
しい。外部印加式５ボルト源から25〜35ボルトの
高電位を得るためにこの集積回路素子にチヤージ
ポンプを含めてもよい。そのようなチヤージポン
プは米国特許4326134号に記載されている。チヤ
ージポンプの制御及び不揮発性メモリセルへの高
電位のスイツチングについて説明したこの米国特
許の部分はこの出願に援用する。無論、到来二進
データが一方のデータ状態を持つているときに制
御電圧V_Hにほぼ等しいデータ電圧V_Dを与えるこ
と、及び到来二進データが他方のデータ状態を持
つているときに零ボルトのV_Dを与えることは通
常の技能の範囲内にある。

この発明による不揮発性メモリセル１０は、こ
の種の記憶素子において一般に知られている復号
化装置及びバツフア装置を付加された電気的に変
更可能な読取り専用メモリアレイのようなメモリ
アレイを形成するのに使用することができる。

今度は第４図について述べると、メモリセル１
０に関して上に説明されたように構成された複数
の不揮発性メモリセルからなるメモリアレイ５８
が示されている。第３基板領域３６は第４図に最
もよく見られるように各セル１０に共通のバルク
注入領域である。バイアス電位が加えられる第１
半導体層１４も又各セル１０に共通であつて、バ
ルク半導体層でよい。各第３半導体層１８は、こ
の発明の採択実施例においては、１行の不揮発性
メモリセル１０に共通なワード線Yiを形成して
いる。例えば、第１ワード線Y₁はメモリアレイ
５０における不揮発性メモリセル１０の第１行６
０を接続している。すなわち、ワード線Y₁は行
６０における各不揮発性セル１０の第３層１８を
形成しているバルク半導体層である。不揮発性メ
モリセル１０の各列における第１基板領域２０は
ビツト線Xjに接続されている。例えば、不揮発
性メモリセル１０の第１列６２においてはビツト
線６２が各セルの第１基板領域２０に結合されて
いる。列６２における各基板領域２０は酸化物上
に付着された金属化層によつてビツト線X₁に接
続されている。もちろん、メモリアレイに行及び
列の復号器を設けることは通常の性能の範囲内に
ある。

上述のアレイ５８は、EEPROMデバイスとし
て構成されたときには、非選択メモリセルにおけ
るデータ妨害問題に関して米国特許第4486746号
に開示されたEEPROMデバイスに比べて幾つか
の利点を持つている。その一つの利点は、非選択
セルにおいてトンネル素子２８又はトンネル素子
３４に現われる部分トンネル電圧の排除である。
トランジスタ３８はすべての非選択セルにおいて
遮断状態で動作させられるので、任意の行のデー
タ線Xjに沿つて非選択セルの第１基板領域２０
に高データ電位V_Dを加えることによつてそのよ
うな非選択セルにおけるフローテイングゲート１
６に部分電圧が結合されることはあり得ない。更
に、′769特許に記載されたような単一セルの選択
とは対照的に、アレイ５８のデバイスは第３ポリ
シリコン層１８によつて形成された共通のワード
線Yiを持つた行によるすべてのセルを選択する。
アレイ５８のこのワード選択能力は非選択セルに
おけるトンネル素子の一方側への高電圧の印加を
排除する。

今度は第５図ないし第７図について述べると、
前述の不揮発性メモリセル１０に比べて更なる小
形化を可能にする不揮発性メモリセル１０′の別
の実施例が示されている。第１図ないし第３図を
参照して不揮発性メモリセル１０に関連して上に
説明された同一の構成部分を識別するために第５
図ないし第７図においては同一の符号数字が使用
されている。不揮発性メモリセル１０′における
製造上の差異は、フローテイングゲート１６の下
にある第２基板領域２２の除去、従つてキヤパシ
タンスCsの除去である。このキヤパシタンスの
除去は、フローテイングゲート１６がキヤパシタ
ンスCsの一方の極板として機能する必要がない
ので、このフローテイングゲートの寸法の減小を
可能にする。又、第２基板領域２２の除去は、第
２半導体層１６及び第３半導体層１８をより小さ
くして、臨界的寸法、特に重なり部分がトンネル
領域３４を形成するためのそれらの間の容量結合
に関してのみ選択されるようにすること可能にす
る。第２半導体層１６におけるその他の残りの構
成は、第１半導体層１４に対するそれの重なり部
分が第１トンネル領域２８を形成するために必要
な容量結合を達成するのに十分でなければならな
いことである。

更に、別の実施例１０′によれば、第２基板領
域２２にトランジスタ３８と４４との間の導通路
を形成させる代わりに、仮想接合部６６がそれら
の間に形成されて、トランジスタ３８のチヤネル
領域４０及びトランジスタ４４のチヤネル領域４
６を接続している。それゆえ、第７図の回路にお
いてはトランジスタ４４及びトランジスタ４８は
三ゲートエンハンスメント形トランジスタに等価
である。その他の点では、不揮発性メモリセル１
０′の構成は前述の不揮発性メモリセル１０と同
じである。更に、不揮発性メモリセル１０′は第
４図を参照して説明されたメモリセルに使用する
ことができる。

第２基板領域２２を除去することに関しての別
の利点は、整列許容範囲、臨界的寸法制御又は電
気的制約によつて課せられる基板領域分離要件の
除去によるメモリセル１０′の寸法の減小である。
例えば、第２基板領域２２及びフローテイングゲ
ート１６の第１部分２４の寸法は、フローテイン
グゲートトランジスタ４４の適当な寸法のチヤネ
ル４６とキヤパシタンスCsのための十分な寸法
の極板とを確保するために且つ又チヤネル４０が
トランジスタ３８に対して適当な長さのものであ
ることを確保するために必要とされる整列及び電
気的要件によつて決定される。第２基板領域２２
に対する第３ポリシリコン層１８の重なり要件も
又領域２２の寸法決めの際に考慮されなければな
らない。重なり部分がなければ、トランジスタ３
８のチヤネル４０と第２基板領域２２との間に不
連続が生じることがある。不揮発性メモリセル１
０′においては、この重なり要件が除去されるの
で、マスク層間の許容範囲制約がなくなる。

今度は第１図ないし第３図の不揮発性メモリセ
ル１０の動作特性について一層詳細に述べると、
トンネル領域はV_Xより小さい電圧に対しては零
の導通を呈し且つ又V_Xに等しいか又はこれより
大きい電圧に対しては非常に高い導通を呈する電
圧動作形スイツチとみなすことができる。次の例
では、バイアス電位V_Rは零ボルトに設定されて
いる。制御電位V_Hが電位V_Xの２倍より小さく且
つデータ電位V_Dが制御電位_Hに等しいときには、
フローテイングゲート１６のプログラミングの期
間中フローテイングゲート１６のV_fgが電位V_Xを
越えようとするときに、フローテイングゲート１
６の電位V_fgがV_Xにクランプされた状態になつ
て、C_pをトンネル素子２８のキヤパシタンスと
し且つC_eをトンネル素子３４のキヤパシタンス
とした場合、方程式 V_fg〜V_X−V_H（（C_s＋C_e）／（C_s＋C_e＋C_p））(1) によつてほぼ与えられるプログラミング後のフロ
ーテイングゲート電位が生じることになる。

例えば、V_Xが12ボルトであり、V_Hが20ボルト
であり、C_eがC_pに等しく、且つC_sが3C_eにほぼ等
しい場合には、プログラミング後のフローテイン
グゲート電位V_fgは約−４ボルトになる。

第５図の不揮発性メモリセル１０′において図
解されたように、基板領域２２、従つてキヤパシ
タンスC_sを除去して、それの機能をフローテイン
グゲートトランジスタ４４のチヤネル４６に持た
せることによつて、メモリセルの動作、及びフロ
ーテイングゲートの最終プログラミング電圧レベ
ルは次のように変化する。V_Dの全高電圧を支え
ることのできる基板領域２２とは異なり、不揮発
性メモリセル１０′におけるトランジスタ３８の
チヤネル領域４０は、V_tをトランジスタ３８の
しきい値電圧としてV_fg−V_tに相当する表面電位
をせいぜい支えることができるにすぎない。この
値を越えると、チヤネルは完全になくなり、その
キヤパシタンス寄与は実質上消失する。それゆ
え、上の方程式に基づくプログラミング後のフロ
ーテイングゲート電圧は、やはりC_pをトンネル
素子２８のキヤパシタンスとし且つC_eをトンネ
ル素子３４のキヤパシタンスとして、 V_fg〜V_X−V_H（Ce／（C_p＋C_e）） (2) によつて近似されるであろう。

例として上に与えられたのと同じ電圧レベルを
用いると、プログラミング後のフローテイングゲ
ート電圧は＋２ボルトになり、不揮発性メモリセ
ル１０に比べてプログラミングマージンにおける
６ボルトの損失となる。

フローテイングゲートを消去する、すなわち電
子をフローテイングゲート１６から第３ポリシリ
コン層１８に通り抜けさせるときには、不揮発性
メモリセル１０の実施例をメモリセル１０′の実
施例との間には機能上の差がほとんどない。消去
は第１基板領域２０がデータ電位V_Dによつて零
ボルトに維持されるときに発生する。セル１０′
においては、完全反転下での、すなわち基板が導
電性を変える所でのチヤネル４６の表面電位は不
揮発性メモリセル１０における第２基板領域２２
の電位と同じ機能を与える。

不揮発性メモリセル１０においても又は不揮発
性メモリセル１０′においても、フローテイング
ゲート１６の状態は、チヤネル５０の導電形式を
反転させるのに十分な位置を第１半導体層１４に
加えて第３基板領域３６の電位がチヤネル４６に
結合されるようにすることによつて検出させる。
やはりチヤネル４０の導電形式を反転させて不揮
発性メモリセル１０の第２基板領域２２の又は不
揮発性メモリセル１０′の仮想接合部６６を第１
基板領域２０に結合するのに十分な別の電位が制
御電位線V_Hに沿つて第３半導体層１８に加えら
れる。第１基板領域２０によつて表されたデータ
接続点に検出電位を加えることによつて、一方の
二進状態を表す値であつて各データ接続点におけ
るトランジスタ４４の導通によつて決まるその値
の検出電流が発生される。フローテイングゲート
が十分にプログラムされている、すなわち十分に
負の電位を持つている場合には、チヤネル４６の
導電形式は反転されず、従つてトランジスタ４４
はオフのままであるので、第１基板領域２０と第
３基板領域３６との間には電流が流れない。しか
しながら、フローテイングゲート１６が消去され
た、すなわちそれが正電位を持つている場合に
は、チヤネル４６の導電性が反転されるのでトラ
ンジスタ４４がオンになり、このために第１基板
領域２０と第３基板領域３６との間には電流が発
生される。検出電流の状態はそれぞれプログラム
され、消去された二つの二進状態を表している。

メモリセル１０′の場合には、フローテイング
ゲートトランジスタ４４の遮断特性がフローテイ
ングゲート１６のプログラム状態に対して不揮発
性メモリセル１０におけるフローテイングゲート
トランジスタ４４のもののように十分には確立さ
れないので、この状態を確実に検出するために多
くの方策を使用することができる。一つの方策は
通常の差分検出法と組み合わせて中間基準電流を
使用することにより高い方の導通レベルである消
去状態と低いレベルであるプログラム状態とを識
別することであろう。第２の方策はフローテイン
グゲートトランジスタ４４のしきい値を上方へ調
整することによりこのトランジスタのターンオン
特性を遅らせてフローテイングゲート１６が消去
状態に比べてより小さい正の電位を持つたプログ
ラム状態にあるとともにフローテイングゲートト
ランジスタ４４が遮断されるようにすることであ
ろう。第３の方策はV_H，V_R及びV_Dのそれぞれと
V_Gとの間の電位差を小さくすることである。例
えば、V_Hの読取り電圧の大きさを低くしてもよ
く又は電位V_Gを高くしてもよい。更に別の方策
が方程式(2)によつて示唆されている。すなわち
C_eに対してC_pを十分に減小させると、V_fgが一層
負になつて全遮断が生じることになる。メモリア
レイに上のような検出装置を設けることは通常の
技能の範囲内にある。

この発明はｎチヤネル技術を用いて説明されて
きた。ｐチヤネル技術を使用することは通常の技
能の範囲内にある。この場合には、上述の電位は
極性が反対になるであろう。各半導体層１４，１
６及び１８は付着ポリシリコン層を選択的に食刻
することによつて構成するとよい。ここに記載さ
れた発明概念から外れることなくこの発明に対し
て他の種々の変形及び変更が行われ得ることは察
知されるであろう。従つて、この発明は特許請求
の範囲の欄の各項に記載の範囲によつてのみ限定
されるべきである。

【図面の簡単な説明】

第１図はこの発明に従つて構成された不揮発性
メモリセルの概略的断面図である。第２図は第１
図のメモリセルの平面図である。第３図は第１図
に図示された不揮発性メモリセルの電気的等価回
路である。第４図はこの発明による集積積回路不
揮発性メモリデバイスの形式を図解するのに有効
な、この発明の原理に従つて構成されたメモリセ
ルの配列体の電気的に等価な概略的構成図であ
る。第５図はこの発明による不揮発性メモリセル
の別の実施例の概略的断面図である。第６図は第
５図のメモリセルの平面図である。第７図は第５
図のメモリセルの電気的等価回路である。これらの図面において、１０は不揮発性メモリ
セル、１２は基板、１４は第１半導体層、１６は
第２半導体層（フローテイングゲート）、１８は
第３半導体層、２０は第１基板領域、２２は第２
基板領域、２３は表面（第１面）、２４は第２半
導体層１６の第１部分、２６はそれの第２部分、
２８はトンネル領域、３０は第３半導体層１８の
第１部分、３２はそれの第２部分、３４はトンネ
ル領域、３６は第３基板領域、３８はトランジス
タ、４０はチヤネル、４２は第２半導体層１６の
第３部分、４４は絶縁ゲートトランジスタ、４６
はトランジスタ４４のチヤネル、４８はトランジ
スタ、５０はトランジスタ４８のチヤネル、５２
は仮想接合部、１０′は不揮発性メモリセル、６
６は仮想接合部、Csはキヤパシタンス、V_Rはバ
イアス電位、V_Gは基準電位、V_Dはデータ電位、
V_Hは制御電位を示す。

Claims

【特許請求の範囲】１不揮発性フローテイングゲートデバイスにお
いて、第１面を備えた第１導電形式の基板と、前記第１面から隔置されていて電気的に絶縁さ
れた第１半導体層と、バイアス電位を前記第１半導体層に付与する第
１手段と、第１部分及び第２部分を備える電気的に絶縁さ
れた半導体フローテイングゲートであつて、前記
第１部分が前記第１半導体層に容量結合されてい
る半導体フローテイングゲートと、第１ゲート、ソース及びドレインを備える第１
トランジスタであつて、前記ソース及び前記ドレ
インの一方の電位を前記フローテイングゲートに
選択的に結合する第１トランジスタと、第１データ電位及び第２データ電位の一方を前
記ソース及び前記ドレインの前記一方に選択的に
付与する第２手段であつて、前記デバイスに記憶
されるべきデータが２進状態の一方を有するとき
前記第１データ電位を付与し、前記デバイスに記
憶されるべきデータが２進状態の他方を有すると
き前記第２データ電位を付与する第２手段と、第１制御電位を前記第１ゲートに選択的に付与
する第３手段であつて、前記第１制御電位が前記
第１トランジスタをオンにするように選択されて
おり、且つ前記の各電位が適切に選択されること
により、前記第１トランジスタが前記第１制御電
位によつてオンされたとき前記第１データ電位を
前記ソース及び前記ドレインの前記一方に付与す
る際に前記第１半導体層から前記フローテイング
ゲートへ電子を導入し、前記第１トランジスタが
オンされたとき前記第２データ電位を前記ソース
及び前記ドレインの前記一方に付与する際に電子
を前記フローテイングゲートから前記第１トラン
ジスタの前記第１ゲートへ取り去る第３手段と、前記フローテイングゲートの電位を感知する感
知手段とを備える不揮発性フローテイングゲートデバイ
ス。２特許請求の範囲第１項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記フローテ
イングゲートの前記第２部分が、前記ソース及び
前記ドレインの他方に容量結合されている不揮発
性フローテイングゲートデバイス。３特許請求の範囲第１項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記ソース及
び前記ドレインの他方は、前記基板の前記第１面
に配設された基板領域を有し、かつ前記フローテ
イングゲートの前記第２部分に容量結合され、前
記基板領域は、前記第１導電形式とは反対の第２
導電形式である不揮発性フローテイングゲートデ
バイス。４特許請求の範囲第２項記載の不揮発性フロー
テイングゲートデバイスにおいて、ソースと、ドレインと、前記第１半導体層によ
り形成されているゲートとを備える第２トランジ
スタと、基準電位を前記第２トランジスタの前記ソース
及び前記ドレインの一方に選択的に付与する第４
手段とをさらに設け、前記基準電位及び前記バイアス電位が前記第２
トランジスタをオフするように選択されている不
揮発性フローテイングゲートデバイス。５特許請求の範囲第２項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記感知手段は、ソースと、ドレインと、前記
第１半導体層により形成されるゲートとを有する
第２トランジスタと、基準電位を前記第２トラン
ジスタの前記ソース及び前記ドレインの一方に選
択的に付与する第４手段とを含み、前記第１手段はさらに、第２バイアス電位を前
記第１半導体層に付与し、前記基準電位及び前記第２バイアス電位は、前
記第２トランジスタをオンするように選択され、前記第３手段はさらに、前記第１制御電位が前
記第１トランジスタの前記ゲートに付与されると
きより小さい導電率で前記第１トランジスタをオ
ンするため第２制御電位を前記第１トランジスタ
の前記ゲートに付与し、前記第２手段はさらに、感知電位を前記第１ト
ランジスタの前記ソース及び前記ドレインの前記
一方に付与し、前記フローテイングゲートにより形成されたゲ
ートと、ソースと、ドレインとを有するフローテ
イングゲート・トランジスタを設け、前記フローテイングゲート・トランジスタの前
記ソース及び前記ドレインの一方は前記第１トラ
ンジスタの前記ソース及び前記ドレインの他方に
結合され、前記フローテイングゲート・トランジスタの前
記ソース及び前記ドレインの前記他方は前記第２
トランジスタの前記ソース及び前記ドレインの前
記他方に結合され、前記フローテイングゲート・トランジスタの導
電率は、前記フローテイングゲートにより記憶さ
れたデータ状態の関数であり、前記感知電位及び前記基準電位は、前記感知電
位が付与されている前記第１トランジスタの前記
ソース及び前記ドレインの前記一方と、前記基準
電位が付与されている前記第２トランジスタの前
記ソース及び前記ドレインの前記一方との間に感
知電流を生じるように選択され、前記感知電流は、前記フローテイングゲート・
トランジスタの導電率の関数としての大きさを有
し、前記感知電流の大きさを検出する手段を含む不
揮発性フローテイングゲートデバイス。６特許請求の範囲第２項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記感知手段は、ソースと、ドレインと、前記
第１半導体層により形成された第１ゲートと前記
フローテイングゲートにより形成され且つ前記第
１ゲートに隣接する第２ゲートとを有する第２ト
ランジスタと、基準電位を前記第２トランジスタの前記ソース
及び前記ドレインの一方に選択的に付与する第４
手段とを含み、前記第２トランジスタの前記ソース及び前記ド
レインの他方は前記第１トランジスタの前記ソー
ス及び前記ドレインの前記他方により形成され、前記第２手段はさらに、第２バイアス電位を前
記第１半導体層に付与し、前記基準電位及び前記第２バイアス電位は、前
記第１ゲートに隣接する前記基板の導電率を反転
するように選択され、前記第３手段はさらに、前記第１制御電位が前
記第１トランジスタの前記ゲートに付与されたと
きより小さい導電率で前記第１トランジスタをオ
ンするため第２制御電位を前記第１トランジスタ
の前記ゲートに付与し、前記第２手段はさらに、感知電位を前記第１ト
ランジスタの前記ソース及び前記ドレインの前記
一方に付与し、前記第２トランジスタの導電率は、前記フロー
テイングゲートにより記憶されているデータ状態
の関数であり、前記感知電位及び前記基準電位は、感知電流を
前記第１トランジスタの前記ソース及び前記ドレ
インの前記一方と前記第２トランジスタの前記ソ
ース及び前記ドレインの前記一方との間に生じる
ように選択され、前記感知電流は、前記第２トランジスタの導電
率の関数としての大きさを有し、前記感知電流の前記大きさを検出する手段を含
む不揮発性フローテイングゲートデバイス。７特許請求の範囲第６項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記データ電位の各々は、前記第１トランジス
タの前記ドレインに付与され、前記第１トランジスタの前記ソースは、前記第
２トランジスタの前記ドレインに結合され、前記基準電位は、前記第２トランジスタの前記
ソースに付与される不揮発性フローテイングゲー
トデバイス。８特許請求の範囲第７項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記第２バイアス電位及び前記基準電位が前記
第２トランジスタの前記第１ゲート及び前記ソー
スに付与されている場合において、前記第２トラ
ンジスタは、電子が前記フローテイングゲートか
ら取り去られるときオンされ、電子が前記フロー
テイングゲートに導入されるときオフされる不揮
発性フローテイングゲートデバイス。９特許請求の範囲第１項記載の不揮発性フロー
テイングゲートデバイスにおいて、前記第１ゲートは、電気的に絶縁された第２半
導体層を含み、前記第２半導体層は、前記フローテイングゲー
トに容量結合された第１部分と、前記第１面から
隔置されている第２部分とを有し、前記第１トランジスタはさらに、前記フローテ
イングゲートの前記第２部分により形成された第
２ゲートと、前記第１半導体層により形成された
第３ゲートとを含む不揮発性フローテイングゲー
トデバイス。１０不揮発性フローテイングゲートデバイスに
おいて、第１面と、前記第１面に配設された第１基板領
域とを有する第１導電形式の基板であつて、前記
第１基板領域が前記第１導電形式とは反対の第２
導電形式である第１導電形式の基板と、第１データ電位及び第２データ電位の一方を前
記第１基板領域に選択的に付与する第１手段であ
つて、前記デバイスに記憶されるべきデータが２
進状態の一方を有するとき前記第１データ電位を
付与し、前記デバイスに記憶されるべきデータが
２進状態の他方を有するとき前記第２データ電位
を付与する第１手段と、電気的に絶縁された第１半導体層と、第１バイアス電位を前記第１半導体層に付与す
る第２手段と、フローテイングゲートである電気的に絶縁され
た第２半導体層であつて、絶縁フローテイングゲ
ートは、前記第１半導体層に容量結合された第１
部分と、前記第１面の部分に容量結合された第２
部分とを有する第２半導体層と、前記第２半導体層の前記第２部分に容量結合さ
れた第１部分と、前記第１面に容量結合され且つ
前記第１基板領域の端部に隣接する第２部分とを
有する電気的に絶縁された第３半導体層と、前記第３半導体層の前記第２部分は、前記第１
基板領域と前記第２半導体層の前記第２部分との
間に配設され、第１制御電位を前記第３半導体層に選択的に付
与する第３手段を設け、前記第１制御電位は、前記第３半導体層の前記
第２部分に容量結合されている前記第１面の導電
形式を前記第２導電形式に反転して、前記第２半
導体層の前記第２部分に容量結合されている前記
基板の前記第１面の部分に前記第１基板領域の電
位を電気的に結合するように選択され、前記電位の各々は、前記第１データ電位を前記
第１基板領域に付与する際に電子が前記第１半導
体層から前記第２半導体層に導入されるように、
且つ前記第２データ電位を前記第１基板領域に且
つ前記第１制御電位を前記第３半導体層にそれぞ
れ付与する際に電子が前記第２半導体層から前記
第３半導体層に取り去られるように選択され、前記フローテイングゲートの電位を感知する感
知手段を備える不揮発性フローテイングゲートデ
バイス。１１特許請求の範囲第１０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第３半導体層の前記第２部分が、前記第１
面の予め選択された領域において前記第１面に容
量結合され、前記デバイスはさらに、前記第１面に配設された前記第２導電形式の第
２基板領域と、基準電位を前記第２基板領域に付与する第４手
段とを備え、前記基準電位及び前記バイアス電位は、前記第
２基板領域と前記第１面の前記予め選択された領
域との間の電流の流れを阻止するように選択され
ている不揮発性フローテイングゲートデバイス。１２特許請求の範囲第１０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記感知手段は、前記第１面に配設された前記
第２導電形式の第２基板領域と、基準電位を前記
第２基板領域に付与する第４手段とを含み、前記第２手段はさらに、第２バイアス電位を前
記第１半導体層に付与し、前記第２バイアス電位は、前記第１半導体層に
隣接する前記基板の導電性を前記第２導電形式に
反転して前記第２基板領域の電位を前記第２半導
体層の前記第２部分に隣接する前記基板の部分に
電気的に結合するように選択され、前記第１手段はさらに、感知電位を前記第１基
板領域に付与し、前記第３手段はさらに、第２制御電位を前記第
３半導体層に付与し、前記第２制御電位は、前記第３半導体層の前記
第２部分に容量結合された前記基板の導電形式を
反転して前記第１基板領域に付与された前記感知
電位を前記第２半導体層の前記第２部分に隣接す
る前記基板の前記部分に電気的に結合するように
選択され、前記感知電位及び前記基準電位は、前記第２半
導体層の前記第２部分に隣接する前記基板の前記
部分を跨ぐ電位差を生じるように選択され、前記基板の前記部分の導電率が前記第２半導体
層の前記の記憶された２進状態の関数であり、前記電位差が、前記第１基板領域と前記第２基
板領域との間の感知電流を前記基板の前記部分の
導電率の関数として発生させることにより、前記
感知電流は、前記記憶された２進状態の関数とし
ての大きさを有し、前記感知電流の大きさを検出する手段を備える
不揮発性フローテイングゲートデバイス。１３特許請求の範囲第１２項記載の不揮発性フ
ローテイングゲートゲートにおいて、前記第２半導体層の前記第２部分は、前記第３
半導体層の前記第２部分と前記第１半導体層との
間に配設され、前記第１半導体層は、前記第２半導体層の前記
第２部分と前記第２基板領域との間に配設されて
いる不揮発性フローテイングゲートデバイス。１４特許請求の範囲第１３項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第１半導体層は、絶縁されたゲートトラン
ジスタの第１ゲートを形成し、前記第２半導体層の前記第２部分は、前記第１
ゲートに隣接する前記トランジスタの第２ゲート
を形成し、前記第３半導体層の前記第２部分は、前記第２
ゲートに隣接する前記トランジスタの第３ゲート
を形成し、前記第１基板領域は、前記トランジスタのソー
ス及びドレインの一方を形成し、前記第２基板領域は、前記ソース及び前記ドレ
インの他方を形成する不揮発性フローテイングゲ
ートデバイス。１５特許請求の範囲第１２項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第２半導体層の前記第２部分に隣接する前
記基板の前記部分は、電子が前記第２半導体層に
導入されてしまつたとき前記第１導電形式であ
り、前記基板の前記部分の前記導電率は、電子が前
記第２半導体層から取り去られてしまつたとき前
記第２導電形式である不揮発性フローテイングゲ
ートデバイス。１６特許請求の範囲第１０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記基板
はｐ形単結晶シリコンである不揮発性フローテイ
ングゲートデバイス。１７特許請求の範囲第１０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記半導
体層の各々はポリシリコンである不揮発性フロー
テイングゲートデバイス。１８特許請求の範囲第１０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第１半導体層は前記第１面から隔置され、
且つ前記デバイスはさらに前記第２半導体層の前
記第２部分に容量結合された前記基板の前記第１
面の前記部分に配設された第２基板領域を有し、前記第２基板領域は、前記第２導電形式である
不揮発性フローテイングゲートデバイス。１９特許請求の範囲第１８項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第１面に配設された前記第２導電形式の第
３基板領域と、基準電位を前記第３基板領域に付与する第４手
段とをさらに備え、前記基準電位及び前記バイアス電位は、前記第
２基板領域と前記第３基板領域との間の電流の流
れを阻止するように選択されている不揮発性フロ
ーテイングゲートデバイス。２０特許請求の範囲第１８項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記感知手段は、前記第１面に配設された前記
第２導電形式の第３基板領域と、基準電位を前記
第３基板領域に付与する第４手段と、前記第１面
から隔置された前記第２半導体層の第３部分とを
含み、前記第２半導体層の前記第３部分と前記第１半
導体層とは、前記第２基板領域と前記第３基板領
域との間で隣接して配設され、前記第２手段はさらに、第２バイアス電位を前
記第１半導体層に付与し、前記第２バイアス電位は、前記第１半導体層に
隣接する前記基板の導電性を前記第２導電形式に
反転して、前記第２基板領域及び前記第３基板領
域の一方の電位を前記第２半導体層の前記第３部
分に隣接する前記基板の部分に電気的結合するよ
うに選択され、前記第２基板領域及び前記第３基板領域の他方
は、チヤンネル領域を前記第２基板領域及び前記
第３基板領域の前記他方と前記第１半導体層に隣
接する前記基板との間に形成するため前記基板の
前記部分に電気的に隣接しており、前記第１手段はさらに、感知電位を前記第１基
板領域に付与し、前記第３手段はさらに、第２制御電位を前記第
３半導体層に付与し、前記第２制御電位は、前記第１基板領域と前記
第２基板領域との間の前記基板の導電形式を反転
して前記第１基板領域に付与された前記感知電位
を前記第２基板領域に電気的に結合するように選
択され、前記感知電位と前記基準電位とは、前記第２半
導体層の前記第３部分に隣接する前記基板の前記
部分を跨ぐ電位差を発生するように選択され、前記基板の前記部分の導電率が、前記第２半導
体層の記憶された２進状態の関数であり、前記電位差は、前記第１基板領域と前記第３基
板領域との間の感知電流を前記基板の前記部分の
導電率の関数として発生させることにより、前記
感知電流は、前記の記憶された２進状態の関数と
しての大きさを有し、前記感知電流の大きさを検出する検出手段を備
える不揮発性フローテイングゲートデバイス。２１特許請求の範囲第２０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第２半導体層の前記第３部分は、前記第２
基板領域と前記第１半導体層との間に配設され、前記第１半導体層は、前記第２半導体層の前記
第３部分と前記第３基板領域との間に配設されて
いる不揮発性フローテイングゲートデバイス。２２特許請求の範囲第２１項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第２半導体層の前記第３部分は、絶縁され
たゲートトランジスタの第１ゲートを形成し、前記第１半導体層は、前記第１ゲートに隣接す
る前記トランジスタの第２ゲートを形成し、前記第２基板領域は、前記トランジスタのソー
ス及びドレインの一方を形成し、前記第３基板領域は、前記ソース及び前記ドレ
インの他方を形成している不揮発性フローテイン
グゲートデバイス。２３特許請求の範囲第２０項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第２半導体層の前記第３部分に隣接する前
記基板の前記部分の導電性は、電子が前記第２半
導体層に導入されてしまつたとき前記第１導電形
式であり、前記基板の前記部分の前記導電性は、電子が前
記第２半導体層から取り去られてしまつたとき前
記第２導電形式である不揮発性フローテイングゲ
ートデバイス。２４特許請求の範囲第１８項記載の不揮発性フ
ローテイングゲートデバイスにおいて、前記第３半導体層は、絶縁されたゲートトラン
ジスタのゲートを形成し、前記第１基板領域は、前記トランジスタのソー
スを形成し、前記第２基板領域は、前記トランジスタのドレ
インを形成している不揮発性フローテイングゲー
トデバイス。２５複数の行及び複数の列を有するアレイに相
互接続される複数の不揮発性メモリセルを備える
集積回路メモリデバイスにおいて、前記メモリセルが配設されている第１面と、複
数の第１基板領域と、複数の第２基板領域とを有
する第１導電形式の半導体基板を備え、前記基板領域の各々は、前記第１導電形式とは
反対の第２導電形式であり、前記第１基板領域の各々は、前記列の一つに沿
つた前記複数のセルの一部分内に配設され、前記第２基板領域は、前記複数のセルの全ての
ものの一部分内に配設され、基準電位を前記第２基板領域に付与する第１手
段と、第１の２進データ状態を表す第１データ電位
と、第２の２進データ状態を表す第２データ電位
の一方を、前記複数の第１基板領域のうちの選択
された第１基板領域に選択的に付与する第２手段
と、前記第１面から隔置されている電気的に絶縁さ
れた第１半導体層であつて、前記複数のセルの
各々の前記第１面に第１チヤンネル領域を形成し
ている前記複数のセルの一部分と重なり合つてい
る第１半導体層とを備え、前記第１チヤンネル領域の各々は、前記複数の
セルの一つの内の前記第２基板領域の一部分に隣
接し、第１バイアス電位を前記第１半導体層に付与す
る第３手段を設け、前記第１バイアス電位及び前記基準電位は、前
記複数のセルの各々の前記第１チヤネル領域を前
記第２基板領域から電気的に分離するように選択
され、電気的に絶縁された複数の第２半導体層を設
け、前記複数の第２半導体層の各々は、前記複数の
セルの一つに関連し、且つ前記複数のセルの前記
の関連した一つ内の前記第１半導体層の部分に容
量結合された第１部分と、前記複数のセルの前記
の関連した一つの前記基板の部分に重なり合つて
いる第２部分とを有し、前記第１面から隔置され且つ電気的に絶縁され
た複数の第３半導体層を設け、前記第３半導体層の各々は、前記複数の行の一
つに関連し、且つ前記複数の行の前記の関連した
一つ内の前記複数のセルの各々の一部分に重なり
合つており、且つ複数の第１部分と複数の第２部
分とを有し、前記第３半導体層の前記第１部分の各々は、前
記第２半導体層の関連した一つに容量結合され、前記第３半導体層の前記第２部分の各々は、前
記複数のセルの各々における第２チヤネル領域を
形成する前記複数のセルの関連した一つの前記基
板の部分に重なり合つており、前記複数のセルの各々の前記第２チヤネル領域
は、前記複数のセルの前記一つに関連した前記複
数の第１基板領域の一つの一部分と、前記複数の
セルの前記一つにおける前記基板の前記部分との
間にあり、第１制御電位を、前記複数の行の選択された一
つの前記第３半導体層に選択的に付与する第４手
段を設け、前記第１制御電位は、前記第２チヤネル領域の
導電形式を前記第２導電形式に反転して、前記の
選択された行における前記複数のセルの各々に関
連した前記複数の第１基板領域の一つの電位を、
前記の選択された行における前記複数のセルの
各々内の前記基板の前記部分に電気的に結合する
ように選択され、前記電位の各々は、前記第１データ電位が前記
第１基板領域の前記の関連した一つに付与される
とき、電子が前記第１半導体層から前記の選択さ
れた行に沿つた前記複数のセルの各々の前記第２
半導体層に導入されるように、且つ前記第２デー
タ電位が前記第１基板領域の前記の関連した一つ
に付与されるとき、電子が前記第２半導体層から
前記複数のセルの前記一つに関連した前記第３半
導体層の一つへ取り去られるように選択され、前記第２半導体層の各々の電位を感知する手段
を備える集積回路メモリデバイス。２６特許請求の範囲第２５項記載の集積回路メ
モリデバイスにおいて、前記基板の前記部分は、
前記第１チヤネル領域と前記第２チヤネル領域と
の間の第３チヤネル領域を形成する集積回路メモ
リデバイス。２７特許請求の範囲第２５項記載の集積回路メ
モリデバイスにおいて、前記第１導電形式とは反対の第２導電形式であ
る複数の第３基板領域を備え、前記第３基板領域の各々は、前記メモリの複数
のセルの一つに関連し、前記第３基板領域の各々は、前記関連したセル
の前記基板の前記部分に配設され、且つ前記関連
したセルの前記第２チヤネル領域に隣接し、前記第３基板領域の各々は、前記関連したセル
の前記第２半導体層の前記第２部分に容量結合さ
れている集積回路メモリデバイス。