JPH0584673B2 - - Google Patents
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- JPH0584673B2 JPH0584673B2 JP60284630A JP28463085A JPH0584673B2 JP H0584673 B2 JPH0584673 B2 JP H0584673B2 JP 60284630 A JP60284630 A JP 60284630A JP 28463085 A JP28463085 A JP 28463085A JP H0584673 B2 JPH0584673 B2 JP H0584673B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity diffusion
- diffusion region
- substrate
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷の有無を記憶情報とする半導体記
憶装置のメモリセルの製造方法に関するものであ
る。
憶装置のメモリセルの製造方法に関するものであ
る。
従来のこの種の半導体記憶装置の例として、
16k，64kダイナツクRAMのメモリセルの構成を
第６図に示す。第６図において、１はP-型の導
電性をもつ半導体基板、２は電源端子Ｔ１に接続
されたゲート電極、３はワード線接続用の接続端
子Ｔ２に接続されたゲート電極、４はゲート絶縁
膜、５は層間絶縁膜、６は電荷蓄積領域としての
N+領域、７はビツト線としてのN+領域、８は素
子間分離のための素子間分離絶縁膜、９は同様に
素子間分離のためのP+領域であり、各N+領域
６，７と半導体基板１との間にはそれぞれ空乏層
１０，１１が形成されている。第６図においては
配線部分および保護膜を省略した。また説明を簡
略化するため、領域６をN+拡散領域としたが、
通常の構成の場合には、ゲート電極２に正電位を
与えることにより、ゲート絶縁膜４を介して半導
体表面の領域６相当部分にN+の反転層を誘起さ
せて電荷を蓄積するようにしている。
16k，64kダイナツクRAMのメモリセルの構成を
第６図に示す。第６図において、１はP-型の導
電性をもつ半導体基板、２は電源端子Ｔ１に接続
されたゲート電極、３はワード線接続用の接続端
子Ｔ２に接続されたゲート電極、４はゲート絶縁
膜、５は層間絶縁膜、６は電荷蓄積領域としての
N+領域、７はビツト線としてのN+領域、８は素
子間分離のための素子間分離絶縁膜、９は同様に
素子間分離のためのP+領域であり、各N+領域
６，７と半導体基板１との間にはそれぞれ空乏層
１０，１１が形成されている。第６図においては
配線部分および保護膜を省略した。また説明を簡
略化するため、領域６をN+拡散領域としたが、
通常の構成の場合には、ゲート電極２に正電位を
与えることにより、ゲート絶縁膜４を介して半導
体表面の領域６相当部分にN+の反転層を誘起さ
せて電荷を蓄積するようにしている。
このような従来構成にあつて、メモリセルの電
荷蓄積領域としてのN+領域６に電子が蓄積され
ている状態を「０」、蓄積されていない状態を
「１」とする。そしてビツト線としてのN+領域７
の電位は、図示を省略したセンスアンプの働きに
よつて、予めある中間電位に保持されている。
荷蓄積領域としてのN+領域６に電子が蓄積され
ている状態を「０」、蓄積されていない状態を
「１」とする。そしてビツト線としてのN+領域７
の電位は、図示を省略したセンスアンプの働きに
よつて、予めある中間電位に保持されている。
ここで、ワード線の電位があがり、このワード
線に接続されているトランスフアゲートとしての
ゲート電極３の電位がしきい値電圧よりも高くな
ると、ゲート電極３の直下にN+反転層のチヤネ
ルが形成されて両N+領域６，７間が導通となる。
線に接続されているトランスフアゲートとしての
ゲート電極３の電位がしきい値電圧よりも高くな
ると、ゲート電極３の直下にN+反転層のチヤネ
ルが形成されて両N+領域６，７間が導通となる。
今、メモリセルの記憶情報が「０」すなわち
N+領域６に電子が蓄積されている状態の場合、
N+領域６とビツト線としてのN+領域７とが導通
することによつて、それまでで中間電位に保持さ
れていたN+領域７の電位が下がることになる。
また反対にメモリセルの記憶情報が「１」すなわ
ちN+領域６に電子が蓄積されていない状態の場
合、この導通によつて、中間電位にあつたN+領
域７の電位が上がることになる。そしてこのビツ
ト線の電位の変化をセンスアンプにより感知・増
幅して取り出すと共に、同じ記憶情報をリフレツ
シユして同一サイクル内に再度メモリセルに書き
込むようにしている。
N+領域６に電子が蓄積されている状態の場合、
N+領域６とビツト線としてのN+領域７とが導通
することによつて、それまでで中間電位に保持さ
れていたN+領域７の電位が下がることになる。
また反対にメモリセルの記憶情報が「１」すなわ
ちN+領域６に電子が蓄積されていない状態の場
合、この導通によつて、中間電位にあつたN+領
域７の電位が上がることになる。そしてこのビツ
ト線の電位の変化をセンスアンプにより感知・増
幅して取り出すと共に、同じ記憶情報をリフレツ
シユして同一サイクル内に再度メモリセルに書き
込むようにしている。
従来のメモリセルはこのように動作するが、電
荷蓄積領域６ならびにビツト線７がN+領域ある
いはN+反転層で形成されているために、α線な
どの放射線がメモリチツプ内に入射して生成され
る電子・正孔対の内の電子がこれらの電荷蓄積領
域６やビツト線７に収集されて、本来の記憶情報
を反転させることで、誤動作（以下「ソフトエラ
ー」と呼ぶ）を発生するという欠点があつた。
荷蓄積領域６ならびにビツト線７がN+領域ある
いはN+反転層で形成されているために、α線な
どの放射線がメモリチツプ内に入射して生成され
る電子・正孔対の内の電子がこれらの電荷蓄積領
域６やビツト線７に収集されて、本来の記憶情報
を反転させることで、誤動作（以下「ソフトエラ
ー」と呼ぶ）を発生するという欠点があつた。
本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、微細化構造にあ
つてもトランジスタ特性を損なわず、単純な構造
でα線などの放射線によるソフトエラーを除去で
きる半導体記憶装置の製造方法を得ることにあ
る。
あり、その目的とするところは、微細化構造にあ
つてもトランジスタ特性を損なわず、単純な構造
でα線などの放射線によるソフトエラーを除去で
きる半導体記憶装置の製造方法を得ることにあ
る。
このような欠点を除去するための本発明は、不
純物を選択的に注入、拡散して高濃度の第１導電
型の不純物拡散領域を形成し、素子分離工程にお
ける枠付きのプロセスを利用することにより不純
物拡散領域を延長して高濃度の第１導電型の高濃
度領域を形成するようにしたものである。
純物を選択的に注入、拡散して高濃度の第１導電
型の不純物拡散領域を形成し、素子分離工程にお
ける枠付きのプロセスを利用することにより不純
物拡散領域を延長して高濃度の第１導電型の高濃
度領域を形成するようにしたものである。
本発明を適用して製造された半導体記憶装置に
おいては、α線などの放射線の入射によつて生じ
る誤動作が防止され、トランジスタは安定に動作
する。
おいては、α線などの放射線の入射によつて生じ
る誤動作が防止され、トランジスタは安定に動作
する。
本発明を適用して製造された半導体記憶装置を
第１図に示し、本発明に係わる半導体記憶装置に
製造方法の一実施例を説明するための断面図を第
２図に示す。第１図、第２図において第６図と同
一部分又は相当部分には同一符号が付してある。
第１図に示し、本発明に係わる半導体記憶装置に
製造方法の一実施例を説明するための断面図を第
２図に示す。第１図、第２図において第６図と同
一部分又は相当部分には同一符号が付してある。
まず、第２図ａ〜ｇを用いて本実施例を説明す
る。第２図ａ〜ｅは素子分離工程を説明するため
の断面図である。第２図ａは素子分離のための熱
酸化に対するウエハ上のマスクパターンを示す断
面図であり、通常、酸化膜１２，１４と窒化膜１
３の三層構造を用いる。
る。第２図ａ〜ｅは素子分離工程を説明するため
の断面図である。第２図ａは素子分離のための熱
酸化に対するウエハ上のマスクパターンを示す断
面図であり、通常、酸化膜１２，１４と窒化膜１
３の三層構造を用いる。
次にこの熱酸化に対するマスクパターンを利用
してP+不純物を選択的に注入、拡散し、反転・
寄生防止のための不純物拡散領域としてのP+領
域９を設ける（第２図ｂ）。
してP+不純物を選択的に注入、拡散し、反転・
寄生防止のための不純物拡散領域としてのP+領
域９を設ける（第２図ｂ）。
次にSi3N4を蒸着して全面エツチングを行なう
ことで、段差個所だけが蒸着時厚く堆積すること
から、エツチング後も窒化膜Si3N415が残り（第
２図ｃ）、この窒化膜Si3N415を利用し、すなわ
ち、枠付きのプロセスを利用し、酸化膜SiO212
を核にして熱酸化を行なうことで、素子間分離絶
縁膜８を形成すると共に不純物拡散領域としての
P+領域９を延長して高濃度領域としてのP+領域
９を形成し（第２図ｄ）、窒化膜Si3N413，15、
酸化膜SiO212，14を除去する（第２図ｅ）こと
で第１図のパターンを得る。
ことで、段差個所だけが蒸着時厚く堆積すること
から、エツチング後も窒化膜Si3N415が残り（第
２図ｃ）、この窒化膜Si3N415を利用し、すなわ
ち、枠付きのプロセスを利用し、酸化膜SiO212
を核にして熱酸化を行なうことで、素子間分離絶
縁膜８を形成すると共に不純物拡散領域としての
P+領域９を延長して高濃度領域としてのP+領域
９を形成し（第２図ｄ）、窒化膜Si3N413，15、
酸化膜SiO212，14を除去する（第２図ｅ）こと
で第１図のパターンを得る。
次にゲート電極３，ゲート絶縁膜４を形成（第
２図ｆ）した後に、そのゲート電極３、ゲート絶
縁膜４と前記のように形成した素子間分離絶縁膜
８をマスクに選択的にN+不純物を注入、拡散す
ることで、N+領域７をP+領域９に一部囲まれて
形成することができる（第２図ｇ）。第２図ｇは
第１図と第２図との相違を特徴良く示している。
２図ｆ）した後に、そのゲート電極３、ゲート絶
縁膜４と前記のように形成した素子間分離絶縁膜
８をマスクに選択的にN+不純物を注入、拡散す
ることで、N+領域７をP+領域９に一部囲まれて
形成することができる（第２図ｇ）。第２図ｇは
第１図と第２図との相違を特徴良く示している。
このようにして形成される高濃度領域としての
P+層９の濃度は、半導体基板１の濃度よりも１
桁高く、1014P〜1018／cm3に設定すると良い。ま
た、第１図に示す半導体記憶装置に後程形成され
るパシベーシヨン膜としては、PSGなどの低誘
電率材料を用いると良い。
P+層９の濃度は、半導体基板１の濃度よりも１
桁高く、1014P〜1018／cm3に設定すると良い。ま
た、第１図に示す半導体記憶装置に後程形成され
るパシベーシヨン膜としては、PSGなどの低誘
電率材料を用いると良い。
前記したソフトエラーは、チツプ内にα線など
の放射線が入射したときに生成される電子・正孔
対の内の電子が電荷蓄積領域、ビツト線としてそ
れぞれ作用するN+領域６，７に収集されて引き
起こされる。すなわち、チツプ内に入射したα線
はエネルギーを失つて停止するまでに、その飛程
に沿つて多数の電子・正孔対を生成し、空乏層１
０，１１内で生成された電子・正孔対は、空乏層
内部の電場により直ちに分離され、電子はN+領
域６，７に収集され、正孔は半導体基板１を通つ
て流れ落ちる。またN+領域６，７の内部で生成
された電子・正孔対は再結合するために電子の増
減には全く寄与せず、半導体基板１の内部で生成
された電子・正孔対は、拡散によつて空乏層１
０，１１に達した電子のみがN+領域６，７に収
集されてソフトエラーを引き起こし、他のものは
半導体基板１内で再結合されることになる。
の放射線が入射したときに生成される電子・正孔
対の内の電子が電荷蓄積領域、ビツト線としてそ
れぞれ作用するN+領域６，７に収集されて引き
起こされる。すなわち、チツプ内に入射したα線
はエネルギーを失つて停止するまでに、その飛程
に沿つて多数の電子・正孔対を生成し、空乏層１
０，１１内で生成された電子・正孔対は、空乏層
内部の電場により直ちに分離され、電子はN+領
域６，７に収集され、正孔は半導体基板１を通つ
て流れ落ちる。またN+領域６，７の内部で生成
された電子・正孔対は再結合するために電子の増
減には全く寄与せず、半導体基板１の内部で生成
された電子・正孔対は、拡散によつて空乏層１
０，１１に達した電子のみがN+領域６，７に収
集されてソフトエラーを引き起こし、他のものは
半導体基板１内で再結合されることになる。
従つて、この実施例においては、N+領域７を
半導体基板１よりも高濃度のP+領域９で取り囲
むことによつて、次に示すような特徴を生じる。
半導体基板１よりも高濃度のP+領域９で取り囲
むことによつて、次に示すような特徴を生じる。
N+領域７とP+領域９の界面に形成される空
乏層１１の幅が小さくなつてN+領域７の容量
が大きくなる。
乏層１１の幅が小さくなつてN+領域７の容量
が大きくなる。
N+領域７の一部がP+領域９内に形成される
ことにより、半導体基板１から拡散してきた電
子はP+領域９で再結合されてN+領域７に達し
ない。
ことにより、半導体基板１から拡散してきた電
子はP+領域９で再結合されてN+領域７に達し
ない。
半導体基板１とP+領域９との界面に電子に
対するポテンシヤルバリアが形成されるため
に、半導体基板１から拡散されてくる電子のう
ちのエネルギーの小さなものの通過を許さな
い。
対するポテンシヤルバリアが形成されるため
に、半導体基板１から拡散されてくる電子のう
ちのエネルギーの小さなものの通過を許さな
い。
そして記載の点により、N+領域７に蓄積さ
れる「０」、「１」に対応する電子数の差が大きく
なり、α線などの入射によつて生成される電子に
対して余裕をもたせることができる。またおよ
び記載の点により、N+領域７に拡散してくる
電子を防ぐことができて、ソフトエラーの発生を
除去し得る。
れる「０」、「１」に対応する電子数の差が大きく
なり、α線などの入射によつて生成される電子に
対して余裕をもたせることができる。またおよ
び記載の点により、N+領域７に拡散してくる
電子を防ぐことができて、ソフトエラーの発生を
除去し得る。
なお本実施例は、ビツト線としてのN+領域７
を取り囲むようにP+領域９を形成する例を示し
たが、センスアンプのN+領域および周辺回路の
N+領域についても同様に適用できる。また本実
施例はダイナミツク型に適用した場合であるが、
スタテイツク型についても同様に適用可能なほ
か、ＮチヤネルがＰチヤネルの場合にも適用で
き、MOSデバイス、バイポーラデバイス共に適
用できるものである。
を取り囲むようにP+領域９を形成する例を示し
たが、センスアンプのN+領域および周辺回路の
N+領域についても同様に適用できる。また本実
施例はダイナミツク型に適用した場合であるが、
スタテイツク型についても同様に適用可能なほ
か、ＮチヤネルがＰチヤネルの場合にも適用で
き、MOSデバイス、バイポーラデバイス共に適
用できるものである。
本発明を適用して製造されたメモリセルをパツ
ケージに収納した例を第３図〜第５図に示す。
各々の図におけるパツケージ構成材料は従来から
知られているものであり、α粒子の放出率が低い
材料である必要はなく、チツプ表面のα粒子防止
膜も不要となる。
ケージに収納した例を第３図〜第５図に示す。
各々の図におけるパツケージ構成材料は従来から
知られているものであり、α粒子の放出率が低い
材料である必要はなく、チツプ表面のα粒子防止
膜も不要となる。
第３図はセラミツクパツケージに収納した場
合、第４図は樹脂モールドパツケージに収納した
場合、第５図はフリツプチツプ方式でで収納した
場合である。第３図〜第５図において、２１はメ
モリチツプ、２２はボンデイングワイヤ、２３は
外部リードド、２４はセラミツク基体、２５は
蓋、２６はフレーム、２７は樹脂である。ここに
は図示していないが、本発明を適用することによ
り、SOJ、ZIP、モジユール型のパツケージに収
納した場合にも、チツプ表面のα粒子防止膜およ
び特別なパツケージ材料を用いる必要もなくな
り、同様に製造工程の減少および製造工程コスト
の低減をはかることが可能となる。
合、第４図は樹脂モールドパツケージに収納した
場合、第５図はフリツプチツプ方式でで収納した
場合である。第３図〜第５図において、２１はメ
モリチツプ、２２はボンデイングワイヤ、２３は
外部リードド、２４はセラミツク基体、２５は
蓋、２６はフレーム、２７は樹脂である。ここに
は図示していないが、本発明を適用することによ
り、SOJ、ZIP、モジユール型のパツケージに収
納した場合にも、チツプ表面のα粒子防止膜およ
び特別なパツケージ材料を用いる必要もなくな
り、同様に製造工程の減少および製造工程コスト
の低減をはかることが可能となる。
以上説明したように本発明は、第１導電型の半
導体基板上にビツト線としての第２導電型の領域
を形成した半導体記憶装置において、第２導電型
の領域を取り囲むようにして半導体基板よりも高
濃度の第１導電型の高濃度領域を工程数を増やす
ことなく形成したので、α線などの入射によつて
生成される電子に対して余裕をもち、第２導電型
の各領域に拡散してくる電子を防ぎ、α線などの
放射線の入射によつて生ずる誤動作を防止する半
導体記憶装置を得ることができる効果がある。
導体基板上にビツト線としての第２導電型の領域
を形成した半導体記憶装置において、第２導電型
の領域を取り囲むようにして半導体基板よりも高
濃度の第１導電型の高濃度領域を工程数を増やす
ことなく形成したので、α線などの入射によつて
生成される電子に対して余裕をもち、第２導電型
の各領域に拡散してくる電子を防ぎ、α線などの
放射線の入射によつて生ずる誤動作を防止する半
導体記憶装置を得ることができる効果がある。
第１図は本発明を適用して製造された半導体記
憶装置を示す断面図、第２図は本発明に係わる半
導体記憶装置の製造方法の一実施例を示す断面
図、第３図〜第５図は本発明を適用して製造され
たメモリセルをパツケージに収納した例を示す構
成図、第６図は従来の半導体記憶装置を示す断面
図である。 １……半導体基板、２，３……ゲート電極、４
……ゲート絶縁膜、５……層間絶縁膜、６，７…
…N+領域、８……素子間分離絶縁膜、９……P+
領域、１０，１１……空乏層、Ｔ１……電源端
子、Ｔ２……接続端子。
憶装置を示す断面図、第２図は本発明に係わる半
導体記憶装置の製造方法の一実施例を示す断面
図、第３図〜第５図は本発明を適用して製造され
たメモリセルをパツケージに収納した例を示す構
成図、第６図は従来の半導体記憶装置を示す断面
図である。 １……半導体基板、２，３……ゲート電極、４
……ゲート絶縁膜、５……層間絶縁膜、６，７…
…N+領域、８……素子間分離絶縁膜、９……P+
領域、１０，１１……空乏層、Ｔ１……電源端
子、Ｔ２……接続端子。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の基板上に形成されたビツト線を
なす第２導電型の第１の不純物拡散領域と、この
第１の不純物拡散領域を取り囲むように形成さ
れ、第１導電型でかつ上記基板よりも高濃度の第
２の不純物拡散領域とを有する半導体記憶装置に
おいて、上記第２の不純物拡散領域が以下のステ
ツプによつて形成されていることを特徴とする半
導体記憶装置の製造方法。 (a) 基板上に設けられた熱酸化防止のパターンを
マスクとして不純物拡散領域を形成するステツ
プ。 (b) 前面に膜を形成後エツチングを施し、上記パ
ターンの段差部に側壁部を形成するステツプ。 (c) 熱酸化を行い、上記パターンおよび側壁部が
設けられてない基板面に素子間分離絶縁膜を形
成するとともに、この熱酸化により上記不純物
拡散領域が延長拡散され、第２の不純物拡散領
域となるステツプ。 ２ 第２の不純物拡散領域の濃度は、基板濃度よ
りも１桁以上高く1014〜1018／cm3の範囲であるこ
とを特徴とする特許請求の範囲第１項記載の半導
体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284630A JPS62141759A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置の製造方法 |
| DE19863639058 DE3639058A1 (de) | 1985-12-16 | 1986-11-14 | Verfahren zur herstellung einer halbleitereinrichtung |
| US06/931,583 US4702796A (en) | 1985-12-16 | 1986-11-14 | Method for fabricting a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284630A JPS62141759A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141759A JPS62141759A (ja) | 1987-06-25 |
| JPH0584673B2 true JPH0584673B2 (ja) | 1993-12-02 |
Family
ID=17680955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284630A Granted JPS62141759A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141759A (ja) |
-
1985
- 1985-12-16 JP JP60284630A patent/JPS62141759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141759A (ja) | 1987-06-25 |
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