JPH0616108B2

JPH0616108B2 - 半導体放射線位置検出装置

Info

Publication number: JPH0616108B2
Application number: JP24905083A
Authority: JP
Inventors: 良彦熊澤
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1983-12-31
Filing date: 1983-12-31
Publication date: 1994-03-02
Anticipated expiration: 2009-03-02
Also published as: JPS60144685A

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、半導体放射線位置検出装置の改良に関する
もので、この半導体放射線位置検出装置は、たとえば核
医学診断で通常使用されているシンチレーションカメラ
やエミッションＣＴ装置（コンピュータ断層撮影装置）
のように特定のエネルギの放射線の２次元的位置を検出
することによって特定のＲＩ核種の分布イメージを得る
のに有用であり、あるいは他に理工学の分野等で使用さ
れる。

（ロ）従来技術従来の２次元的な半導体放射線位置検出装置は、たとえ
ば検出画素がｎ×ｎの行列配置の場合その１つ１つの画
素にプリアンプを設けてはｎが大きいと非常に高価で複
雑となるため、一般に直交短冊型電極方式（Checker-Bo
ard-Type）のように、各行、各列毎に信号線を共通化し
て、各行毎および各列毎に共通に信号を取り出すように
している。この場合、各行、各列毎にプリアンプを設け
る方法（すなわちプリアンプ数は２ｎ個）のほかに、抵
抗電荷分割方式や遅延線による時間差測定方式のように
プリアンプをさらに減少させる方法（たとえばプリアン
プ数は４個）などがある。この中で、各行、各列毎にプ
リアンプを設ける方式が本質的に空間分解能が最も優れ
ているが、従来では、一般にプリアンプのほかに波形整
形増幅器とディスクリミネータ（波高弁別をなすもので
シングルチャネルアナライザを使用することもできる）
も各行、各列毎に必要となり、あまりｎが大きい場合に
は回路の複雑化と高コスト化を招くという欠点がある。

つぎに、この各行、各列毎にプリアンプを設ける方式の
半導体放射線位置検出装置の従来例について説明する。
ここでは説明の便宜上検出画素が１６×１６のマトリク
スの場合であるとする。第１図は、代表的な直交短冊型
電極方式（Checker-Board-Type）を用いた半導体検出部
を示し、放射線検出用半導体基板１はＧｅやＳｉの元素
半導体かＣｄＴｅやＨｇＩ_２等の化合物半導体よりな
り、接地側電極（仮想的接地の場合も含む）２１〜２１
６とバイアス印加側電極３１〜３１６の互いに対向する
平行平板電極ではさまれ、ガンマ線等の測定すべき放射
線は図示されていないコリメータを通してどちらか一方
の電極面（第１図ではバイアス印加側電極面）から入射
される（特に通常良く用いられる平行多孔コリメータの
場合は上記電極面に対して垂直な方向から入射され
る）。なお、半導体基板１は、Ｇｅ，Ｓｉ等では高純度
半導体の空乏層またはリチウムイオン等で補償した真性
領域でなり、各電極２１〜２１６、３１〜３１６はｐ^＋
またはｎ^＋層を有するが、Ｈｇｌ_２及び高抵抗型ＣｄＴ
ｅの場合は絶縁性が高いため基板１が結晶自身であり、
各電極２１〜２１６、３１〜３１６はＰｄ，Ｇｅ等の蒸
着やアカダック塗布等で形成されている。

接地側電極はＸ方向に分割された１６個の短冊状電極２
１〜２１６で構成され、各電極２１〜２１６は直流結合
により対応するプリアンプ６ａ１〜６ａ１６の各々に接
続され、これらから電圧出力ＶＸ１〜ＶＸ１６の各々が
得られる。接地側電極２１〜２１６は実際に抵抗を通し
て接地されてもまたはプリアンプ６ａ１〜６ａ１６によ
り仮想的に接地されてもよい。バイアス印加側電極は、
Ｘ方向と直交するＹ方向に分割された１６個の短冊状電
極３１〜３１６で構成され、、各電極３１〜３１６はそ
れぞれ対応するバイアス抵抗４１〜４１６を通して高圧
電源に接続されており、また、各コンデンサ５１〜５１
６を通して対応するプリアンプ６ｂ１〜６ｂ１６に交流
結合でそれぞれ接続され、電圧出力ＶＹ１〜ＶＹ１６の
各々が得られる。したがって、半導体基板１内のどこか
で放射線が吸収されると、その放射線のエネルギに比例
する量の多数の電子−正孔対が生じ、電子群と正孔群は
各々反対方向に移動し、最も近い位置の電極（つまり電
極２１〜２１６のいずれかと電極３１〜３１６のいずれ
か）に接近し、到着する。プリアンプ６ａ１〜６ａ１
６，６ｂ１〜６ｂ１６はたとえば電荷感度型プリアンプ
であり、その出力段に電圧増幅段または波形整形電圧増
幅段を含んでいてもよい。上記放射線に起因して、その
入射位置に最近接の電極２ｉ，３ｊ（但しｉ，ｊは１≦
ｉ，ｊ≦１６の整数）には電荷が誘起され、その結果対
応するプリアンプ６ａｉ，６ｂｊから電圧信号が出力さ
れることにより、上記放射線の入射位置を識別すること
ができる。

各プリアンプ出力ＶＸ１〜ＶＸ１６、ＶＹ１〜ＶＹ１６
の処理回路は従来ではたとえば第２図のように構成され
ていた。この第２図で、Ｘ方向の位置情報を有する各プ
リアンプの出力ＶＸ１〜ＶＸ１６は、対応する各波形整
形増幅器７ａ１〜７ａ１６に入力され、出力信号ＶＥ１
〜ＶＥ１６がそれぞれ得られる。各ディスクリミネータ
８ａ１〜８ａ１６は、コンパレータ等で構成され、入力
された信号ＶＥ１〜ＶＥ１６が予め設定されたスレッシ
ョルド電圧ＶＴＨを越えるときのみデジタルパルス信号
Ｐｘ１〜Ｐｘ１６をそれぞれ出力する。このデジタルパ
ルス信号Ｐｘ１〜Ｐｘ１６はＯＲ回路９ａ、ラッチ回路
１１ａおよびアナログ・マルチプレクサ１５の制御側に
入力される。デジタルパルス信号Ｐｘ１〜Ｐｘ１６のう
ち少なくとも１つ以上が出力されたときＯＲ回路９ａか
らパルス信号Ｔ１ｘが出力され、この信号Ｔ１ｘは同時
計数およびタイミング制御回路１０に入力され、通常は
対応する信号Ｔ２ｘがすみやかにこの同時計数およびタ
イミング制御回路１０よりラッチ回路１１ａに伝達され
てこのラッチ回路１１ａの内容を固定する（ラッチ回路
１１ａはＤ型ラッチ回路またはＤ型フリップフロップで
構成される）。固定されたラッチ回路１１ａの出力は、
エンコーダ１２ａに入力されてコード化された後にラッ
チ回路１３ａに入力される一方、同時計数およびタイミ
ング制御回路１０にも入力され、デジタルパルス信号Ｐ
ｘ１〜Ｐｘ１６のうち２個以上が同時に出力されていな
いかどうかを識別する（たとえばパリティ・ジェネレー
タ／チェッカーＩＣ等を利用して識別する）。

同様に、Ｙ方向の位置情報を有する各プリアンプの出力
ＶＹ１〜ＶＹ１６は対応する波形整形増幅器７ｂ１〜７
ｂ１６に入力され、得られた各信号ＶＥ１′〜ＶＥ１
６′はそれぞれ対応する各ディスクリミネータ８ｂ１〜
８ｂ１６に入力され、上記スレッショルド電圧ＶＴＨを
越えるときのみデジタルパルス信号Ｐｙ１〜Ｐｙ１６が
それぞれ出力される。このデジタルパルス信号Ｐｙ１〜
Ｐｙ１６はＯＲ回路９ｂ、ラッチ回路１１ｂに入力さ
れ、デジタルパルス信号Ｐｙ１〜Ｐｙ１６のうち少なく
とも１つ以上が出力されたときＯＲ回路９ｂからパルス
信号Ｔ１ｙが出力され、この信号Ｔ１ｙは同時計数およ
びタイミング制御回路１０に入力され、通常は対応する
信号Ｔ２ｙがすみやかにこの同時計数およびタイミング
制御回路１０よりラッチ回路１１ｂに伝達されてこのラ
ッチ回路１１ｂの内容を固定する。固定されたラッチ回
路１１ｂの出力は、エンコーダ１２ｂに入力されてコー
ド化された後にラッチ回路１３ｂに入力される一方、同
時計数およびタイミング制御回路１０にも入力され、デ
ジタルパルス信号Ｐｙ１〜Ｐｙ１６のうち２個以上が同
時に出力されていないかどうかを識別する。

また、アナログ・マルチプレクサ１５のデータ側には信
号ＶＥ１〜ＶＥ１６が入力され、このアナログ・マルチ
プレクサ１５は、ディスクリミネータ８ａ１〜８ａ１６
の各々のうちパルス信号を出力したディスクリミネータ
に対応する波形整形増幅器つまり波形整形増幅器７ａ１
〜７ａ１６のいずれかの出力信号のみを、後続の主増幅
器１６に通すアナログ・スイッチで構成されており、信
号ＶＥ１〜ＶＥ１６の各信号を単純に加算して主増幅器
１６に入力する場合に比べて雑音を減少させる（すなわ
ちエネルギ分解能の低下を防ぐ）働きをする。

主増幅器１６の出力であるエネルギ信号Ｚは、波高分析
器１７に入力され、予め設定された１個または複数個の
エネルギ範囲（窓）内に含まれているか否かが判定さ
れ、含まれているときは信号Ｓを同時計数およびタイミ
ング制御回路１０に入力する。

この同時計数およびタイミング制御回路１０では、信号Ｐｘ１〜Ｐｘ１６のうち１個だけが出力されてい
ること、信号Ｐｙ１〜Ｐｙ１６のうち１個だけが出力されてい
ること、信号Ｔ１ｘに関する信号と、信号Ｔ１ｙに関する信号
とが一定の時間範囲内で同時であること（すなわち同時
計数）、信号Ｓが波高分析器１７から出力されていること、の４つの条件が満たされているか否かの判定を行ない、
これらが全て満たされているとき信号Ｔ３が出力されて
ラッチ回路１３ａ，１３ｂの内容を固定し、さらに一定
時間後にアンブランク信号が出力され、ＣＲＴ表示装置
１８に入力される。固定されたラッチ回路１３ａ，１３
ｂの各出力Ｄｉｇ．ＸおよびＤｉｇ．Ｙはデジタル位置
信号であり、それぞれＤ／Ａ変換器およびドライバ１４
ａ，１４ｂでアナログ位置信号Ｘ、Ｙに変換され、ＣＲ
Ｔ表示装置１８へ入力され、２次元のイメージが表示さ
れる。

なお、この第２図では説明を簡略化するために省略した
が、ラッチ回路１３ａ，１３ｂにおいて、上記エンコー
ダ１２ａ，１２ｂの出力であるコード化信号は上位ビッ
ト部に入力し、乱数発生器（たとえばカウンタ等を利用
して構成できる）の出力を下位ビット部に入力して、両
方合わせてＤ／Ａ変換することにより、画素毎にイメー
ジが集中することを防いで、見易いものとすることが実
際には必要である。

同時計数およびタイミング制御回路１０では、信号Ｔ１
ｘ（またはＴ１ｙ）が入力されて信号Ｔ２ｙ（またはＴ
２ｙ）が生じる場合、その後に続いて起きた別の事象に
起因する信号Ｔ１ｘ（またはＴ１ｙ）が入力されても前
事象に関する処理時間の間は受け付けを禁止、すなわち
後の信号に関して信号Ｔ２ｘ（またはＴ２ｙ）を発生し
ないように構成され、また信号Ｇをアナログ・マルチプ
レクサ１５に与えてスイッチ状態を一定時間の間固定す
るように構成される。さらに、上記４条件のいずれか１
つでも満たされない場合には直ちにリセット状態に戻る
ように構成されているものとする。

また、第２図の代わりに、第３図のようにエネルギ信号
用の波形整形に、波形整形増幅器７ａ１〜７ａ１６を使
用せず、主増幅器１６のみを使用してもよい。

さらに、第２図における波形整形増幅器７ａ１〜７ａ１
６の部分を、ディスクリミネータ８ａ１〜８ａ１６への
入力用の波形整形増幅器（たとえば時定数が短い）と、
エネルギ信号用すなわちアナログ・マルチプレクサ１５
への入力用の波形整形増幅器（たとえば時定数が長い）
との２種類に分けて構成することも考えられる。

（ハ）目的この発明は、前述のような各行毎および各列毎にプリア
ンプを設けるタイプにおいて、行数、列数が多い場合に
回路を簡素化するとともにその結果低コスト化すること
ができる半導体放射線位置検出装置を提供することを目
的とする。

（ニ）構成この発明による半導体放射線位置検出装置においては、
放射線検出用半導体基板を互いに対向する２つの電極で
挟んでなる検出画素を複数個マトリクス的に配列した組
立体と、これらの対向電極のうちの一方より上記マトリクスの行
毎に共通に設けたプリアンプを介して行毎の出力を取り
出す行方向信号取り出し手段と、上記対向電極のうちの他方より上記マトリクスの列毎に
共通に設けたプリアンプを介して列毎の出力を取り出す
列方向信号取り出し手段と、上記行方向信号取り出し手段より取り出された行毎の出
力を複数個ずつグループ化して複数個のブロックに分け
て、その各ブロック内の複数個の出力が導かれる各ブロ
ック毎の第１の行方向加算手段と、該第１の行方向加算手段の各々の出力がそれぞれ入力さ
れる各ブロック毎の第１の行方向波高弁別手段と、該第１の行方向波高弁別手段からの出力が入力され、ど
の行方向ブロックの出力であるかを表わす行方向の第１
のコード信号を得る第１の行方向エンコーダと、上記の行毎の出力に関するすべてのブロックにつき同一
順序で各ブロック内の複数出力にそれぞれ番号を付して
その付された番号が同じである出力同士を加算する各番
号毎の第２の行方向加算手段と、該第２の行方向加算手段の各々の出力がそれぞれ入力さ
れる各番号毎の第２の行方向波高弁別手段と、該第２の行方向波高弁別手段からの出力が入力され、ど
の番号の出力であるかを表わす行方向の第２のコード信
号を得る第２の行方向エンコーダと、これら第１、第２のコード信号によりどの行で出力が生
じたかを表わす行方向位置信号を得る行方向位置信号出
力手段と、上記列方向信号取り出し手段より取り出された列毎の出
力を複数個ずつグループ化して複数個のブロックに分け
て、その各ブロック内の複数個の出力が導かれる各ブロ
ック毎の第１の列方向加算手段と、該第１の列方向加算手段の各々の出力がそれぞれ入力さ
れる各ブロック毎の第１の列方向波高弁別手段と、該第１の列方向波高弁別手段からの出力が入力され、ど
の列方向ブロックの出力であるかを表わす列方向の第１
のコード信号を得る第１の列方向エンコーダと、上記の列毎の出力に関するすべてのブロックにつき同一
順序で各ブロック内の複数出力にそれぞれ番号を付して
その付された番号が同じである出力同士を加算する各番
号毎の第２の列方向加算手段と、該第２の列方向加算手段の各々の出力がそれぞれ入力さ
れる各番号毎の第２の列方向波高弁別手段と、該第２の列方向波高弁別手段からの出力が入力され、ど
の番号の出力であるかを表わす列方向の第２のコード信
号を得る第２の列方向エンコーダと、これら第１、第２のコード信号によりどの列で出力が生
じたかを表わす列方向位置信号を得る列方向位置信号出
力手段と、上記対向する電極のうちの一方の側からの出力と他方の
側からの出力とが所定の時間範囲内で同時であるか否か
を検出する同時計数手段と、上記対向電極の少なくとも一方の側から得たエネルギ信
号が１個以上の所定のエネルギ範囲に入っているか否か
を識別する波高分析手段とが備えられていることが特徴となっている。

（ホ）実施例第４図はこの発明の一実施例を示すものであるが、第２
図の回路においてＸ方向とＹ方向の信号処理がエネルギ
信号の関係を除いて同じであったのと同様に、以下に述
べる実施例でもＸ方向とＹ方向の信号処理は同じである
とし、簡単化のため第４図ではＸ方向の信号処理に関し
てのみ図示している。また、主増幅器１６および波高分
析器１７の部分は第２図の場合と同様であり、ラッチ回
路１３ａ，１３ｂ以降も第２図の場合と同様である。第
４図は、特に、Ｘ方向の位置情報を有する各プリアンプ
出力ＶＸ１〜ＶＸ１６を４ずつにまとめ、ＶＸ１〜ＶＸ
４のブロック、ＶＸ５〜ＶＸ８のブロック、ＶＸ９〜Ｖ
Ｘ１２のブロック、ＶＸ１３〜ＶＸ１６のブロックの４
つのブロックに分けた場合の例を示している。

第１のブロック内の信号ＶＸ１〜ＶＸ４は加算器１００
ａ１に入力され、その加算出力が波形整形増幅器１０７
ａ１に入力され、出力信号ＶＥ１ｕが得られる。同様
に、第２のブロック内の信号ＶＸ５〜ＶＸ８、第３のブ
ロック内の信号ＶＸ９〜ＶＸ１２および第４のブロック
内の信号ＶＸ１３〜ＶＸ１６は、それぞれ対応する加算
器１００ａ２，１００ａ３および１００ａ４を経て対応
する波形整形増幅器１０７ａ２，１０７ａ３および１０
７ａ４に入力され、出力信号ＶＥ２ｕ，ＶＥ３ｕおよび
ＶＥ４ｕがそれぞれ得られる。また、各ブロック内の第
１番の信号ＶＸ１，ＶＸ５，ＶＸ９およびＶＸ１３のグ
ループは加算器１００ａ１′にも入力され、その加算出
力は波形整形増幅器１０７ａ１′に入力され、出力信号
ＶＥ１ｌが得られる。同様に、各ブロック内の第２番の
信号ＶＸ２，ＶＸ６，ＶＸ１０およびＶＸ１４、第３番
の信号ＶＸ３，ＶＸ７，ＶＸ１１およびＶＸ１５，およ
び第４番の信号ＶＸ４，ＶＸ８，ＶＸ１２およびＶＸ１
６の各グループは、それぞれ対応する加算器１００ａ
２′，１００ａ３′および１００ａ４′を経て対応する
波形整形増幅器１０７ａ２′，１０７ａ３′および１０
７ａ４′に入力され、各出力信号ＶＥ２１，ＶＥ３１お
よびＶＥ４１が得られる。

ディスクリミネータ１０８ａ１〜１０８ａ４，１０８ａ
１′〜１０８ａ４′の各々は、入力された信号ＶＥ１ｕ
〜ＶＥ４ｕ，ＶＥ１ｌ〜ＶＥ４ｌのそれぞれが予め設定
されたスレッショルド電圧ＶＴＨを越えるときのみデジ
タルパルス信号Ｐｘ１ｕ〜Ｐｘ４ｕ，Ｐｘ１ｌ〜Ｐｘ４
ｌをそれぞれ出力する。信号Ｐｘ１ｕ〜Ｐｘ４ｕはＯＲ
回路１０９ａ，ラッチ回路１１１ａおよびアナログ・マ
ルチプレクサ１１５の制御側に入力され、信号Ｐｘ１ｌ
〜Ｐｘ４ｌはＯＲ回路１０９ａ′，ラッチ回路１１１
ａ′およびアナログ・マルチプレクサ１１５，の制御側
に入力される。信号Ｐｘ１ｕ〜Ｐｘ４ｕのうち少なくと
も１個以上の信号が出力されたときはＯＲ回路１０９ａ
からパルス信号Ｔ１ｘｕが出力され、この信号Ｔ１ｘｕ
は同時計数およびタイミング制御回路１１０に入力さ
れ、通常は対応する信号Ｔ２ｘｕがすみやかに該回路１
１０よりラッチ回路１１１ａに伝達されてラッチ回路１
１１ａの内容を固定する。同様に信号Ｐｘ１ｌ〜Ｐｘ４
ｌのうち少なくとも１個以上の信号が出力されたときは
ＯＲ回路１０９ａ′からパルス信号Ｔ１ｘが出力され、
この信号Ｔ１ｘｌは同時計数およびタイミング制御回路
１１０に入力され、通常は対応する信号Ｔ２ｘｌがすみ
やかに該回路１１０よりラッチ回路１１１ａ′に伝達さ
れてラッチ回路１１１ａ′の内容を固定する。固定され
たラッチ回路１１１ａ，１１１ａ′の出力は、それぞれ
対応するエンコーダ１１２ａ，１１２ａ′に入力されて
コード化される。エンコーダ１１２ａからのコード信号
はラッチ回路１３ａの上位ビット部に、またエンコーダ
１１２ａ′からのコード信号はラッチ回路１３ａの下位
ビット部にそれぞれ入力される。またラッチ回路１１１
ａ，１１１ａ′の出力は同時計数およびタイミング制御
回路１１０にも入力され、信号Ｐｘ１ｕ〜Ｐｘ４ｕのう
ち２個以上の信号が同時に出力されていないかどうか、
また信号Ｐｘ１ｌ〜Ｐｘ４ｌのうち２個以上の信号が同
時に出力されていないかどうか、の識別がなされる。

Ｙ方向に関しても同様であり、信号Ｔ１ｙｕ，Ｔ１ｙ
ｌ，Ｔ２ｙｕ，Ｔ２ｙｌの各々はＸ方向に関する信号Ｔ
１ｘｕ，Ｔ１ｘｌ，Ｔ２ｘｕ，Ｔ２ｘｌの各々に対応
し、またディスクリミネータ１０８ｂ１〜１０８ｂ４，
１０８ｂ１′〜１０８ｂ４′の各デジタルパルス信号Ｐ
ｙ１ｕ〜Ｐｙ４ｕ、Ｐｙ１ｌ〜Ｐｙ４ｌはＸ方向に関す
る信号Ｐｘ１ｕ〜Ｐｘ４ｕ、Ｐｘ１ｌ〜Ｐｘ４ｌの各々
に対応して存在する。

また、アナログ・マルチプレクサ１１５、１１５′のデ
ータ側には信号ＶＥ１ｕ〜ＶＥ４ｕ、ＶＥ１ｌ〜ＶＥ４
ｌがそれぞれ入力され、信号Ｐｘ１ｕ〜Ｐｘ４ｕおよび
信号Ｐｘ１ｌ〜Ｐｘ４ｌによってそれぞれ選択された信
号のみが通過させられる。さらに、アナログ・アルチプ
レクサ１１５，１１５′の各出力は加算器１０１で加算
された後に主増幅器１６に入力される。主増幅器１６と
波高分析器１７は第２図の場合と同様で、信号Ｓが同時
計数およびタイミング制御回路１１０に入力される。

同時計数およびタイミング制御回路１１０では、信号Ｐｘ１ｕ〜Ｐｘ４ｕのうち１個だけが出力されて
いること、信号Ｐｘ１ｌ〜Ｐｘ４ｌのうち１個だけが出力されて
いること、信号Ｐｙ１ｕ〜Ｐｙ４ｕのうち１個だけが出力されて
いること、信号Ｐｙ１ｌ〜Ｐｙ４ｌのうち１個だけが出力されて
いること、信号Ｔ１ｘｕ，Ｔ１ｘｌ，Ｔ１ｙｕおよびＴ１ｙｌに
関する各タイミング信号が、４個全てについて、一定の
時間範囲内で同時であること（すなわち同時計数）、信号Ｓが波高分析器１７から出力されていること、の６つの条件の全てが満足されているときに、信号Ｔ３
が出力され、ラッチ回路１３ａ，１３ｂの内容を固定
し、さらに一定時間後にアンブランク信号が出力され
る。なお、ラッチ回路１３ａ，１３ｂ、Ｄ／Ａ変換器お
よびドライバ１４ａ，１４ｂ，およびＣＲＴ表示装置１
８に関しては第２図と同様である。また連続して信号Ｔ
１ｘｕ（またはＴ１ｘｌ，Ｔ１ｙｕ，Ｔ１ｙｌ）が発生
したときの処理、すなわち後事象に関する受け付けの禁
止や、信号Ｇおよびリセット処理に関しては第２図と同
様である。

以上は説明の便宣上、１６×１６のマトリクスの場合に
ついて説明したが、他の配列の場合にも同様に適用でき
ることは勿論である（行の数と列の数が異なっていても
よい）。たとえば２５６×２５６のマトリクスの場合に
も適用でき、このように数の多い場合には特に効果的で
ある。すなわち、従来（第２図）では２５６×２＝５１
２個の波形整形増幅器とディスクリミネータとが必要で
あるが、この発明によれば１６×１６＝２５６により、
１６個ずつの１６のブロックに分け、１６×２×２＝６
４個でよくなる。

また、上記の説明は１つの実施例を示すもので、趣旨を
逸脱しない範囲で構成的に種々の変更が可能である。

たとえば、第４図では波形整形増幅器からディスクリミ
ネータの範囲全体に関してブロック分けして共通化する
ようにしているが、波形整形増幅器の後半部分とディス
クリミネータの範囲に関して、またはディスクリミネー
タのみの範囲に関して、ブロック分けして共通化するよ
うにしてもよい。また、第４図では加算器１０１が独立
して示されているが、アナログ・マルチプレクサ１１
５，１１５′は加算器の入力部にアナログスイッチを付
加して構成できるため、加算器１０１はアナログ・マル
チプレクサ１１５、１１５′と合成できる。また、エネ
ルギ信号Ｚは、第４図では、両アナログ・マルチプレク
サ１１５、１１５′の出力の和に関連して作られている
が、アナログ・マルチプレクサ１１５，１１５′の一方
のみの出力を使用してもよいし、またアナログ・マルチ
プレクサ出力を使用せず単純にＶＥ１ｕ〜ＶＥ４ｕおよ
び／またはＶＥ１ｌ〜ＶＥ１ｌを加算してもよい。さら
にＹ方向に関する波形整形増幅器の各出力をエネルギ信
号に利用することもできる。各ディスクリミネータに与
えるスレッショルド電圧ＶＴＨは、第４図では全て共通
になっているが、Ｘ方向とＹ方向とで区別したり、各ブ
ロック毎のディスクリミネータ１０８ａ１〜１０８ａ４
と、ブロック内同一番号のディスクリミネータ１０８ａ
１′〜１０８ａ４′とで区別してもよい。また、スレッ
ショルド電圧ＶＴＨを波高分析器１７に与えるエネルギ
窓の下限レベルに依存して変化させるよう構成すること
もできる。さらに、ディスクリミネータの代りにシング
ルチャネルアナライザ等を用いてもよい。

また、従来の第３図の構成に対応した第５図のような構
成も考えられる。

さらに、第４図の構成において波形整形増幅器１０７ａ
１〜１０７ａ４、１０７ａ１′〜１０７ａ４′の部分
を、ディスクリミネータ１０８ａ１〜１０８ａ４、１０
８ａ１′、１０８ａ４′への入力用の波形整形増幅器
（たとえば時定数が短い）と、エネルギ信号用すなわち
アナログ・マルチプレクサ１１５、１１５′への入力用
の波形整形増幅器（たとえば時定数が長い）との２種類
に分けて構成することも考えられる（従来の第３図に対
応）。

また、第１図に示した例とは異なる半導体検出部を使用
してもよい。たとえば、第１図に示したような基板１を
複数個配列し、同一のＸまたはＹ座標を示す各電極を、
異なる基板間で互いに接続してするよう構成してもよ
い。なお、第１図では隣接する電極間のクロストークを
防ぐために電極分割部に溝を形成しているが、このよう
な溝を形成せず電極部分のみ分割するようにしてもよ
い。また、各半導体基板が陽極と陰極とを１個ずつ有
し、このような基板を複数個配列し、同一のＸ（または
Ｙ）座標を示す各陽極を互いに接続するとともに同一の
Ｙ（またはＸ）座標を示す各陰極を互いに接続するとい
う構成をとることもできる。一般には、一方の電極面側
から放射線を入射させるが、電極面に対して平行な方向
から放射線を入射するような構成の半導体検出部に対し
ても適用可能である。

また、第１図等の半導体検出部をリング型または六角形
状に配置することにより多層スライスのエミッションＣ
Ｔ装置に適用することも可能である。

（ヘ）効果この発明によれば、回路が簡単になり、そのため部品
数、配線量および基板数の減少が図れ、その結果低コス
ト化が可能で、しかも装置全体の小型化もできる。

【図面の簡単な説明】

第１図は代表的な半導体検出部の模式図、第２図及び第
３図は従来の回路部のブロック図、第４図はこの発明の
一実施例にかかる回路部のブロック図、第５図は変形例
にかかる回路部のブロック図である。１……放射線検出用半導体基板２１〜２１６、３１〜３１６……電極６ａ１〜６ａ１６，６ｂ１〜６ｂ１６……プリアンプ７ａ１〜７ａ１６，７ｂ１〜７ｂ１６，１０７ａ１〜１
０７ａ４，１０７ａ１′〜１０７ａ４′……波形整形増
幅器８ａ１〜８ａ１６，８ｂ１〜８ｂ１６，１０８ａ１〜１
０８ａ４，１０８ａｌ’〜１０８ａ４′……ディスクリ
ミネータ１００ａ１…１００ａ４，１００ａ１′〜１００ａ
４′，１０１……加算器１７……波高分析器

Claims

【特許請求の範囲】

【請求項１】放射線検出用半導体基板を互いに対向する
２つの電極で挟んでなる検出画素を複数個マトリクス的
に配列した組立体と、これら対向電極のうちの一方より上記マトリクスの行毎
に共通に設けたプリアンプを介して行毎の出力を取り出
す行方向信号取り出し手段と、上記対向電極のうちの他方より上記マトリクスの列毎に
共通に設けたプリアンプを介して列毎の出力を取り出す
列方向信号取り出し手段と、上記行方向信号取り出し手段より取り出された行毎の出
力を複数個ずつグループ化して複数個のブロックに分け
て、その各ブロック内の複数個の出力が導かれる各ブロ
ック毎の第１の行方向加算手段と、該第１の行方向加算手段の各々の出力がそれぞれ入力さ
れる各ブロック毎の第１の行方向波高弁別手段と、該第１の行方向波高弁別手段からの出力が入力され、ど
の行方向ブロックの出力であるかを表わす行方向の第１
のコード信号を得る第１の行方向エンコーダと、上記の行毎の出力に関するすべてのブロックにつき同一
順序で各ブロック内の複数出力にそれぞれ番号を付して
その付された番号が同じである出力同士を加算する各番
号毎の第２の行方向加算手段と、該第２の行方向加算手段の各々の出力がそれぞれ入力さ
れる各番号毎の第２の行方向波高弁別手段と、該第２の行方向波高弁別手段からの出力が入力され、ど
の番号の出力であるかを表わす行方向の第２のコード信
号を得る第２の行方向エンコーダと、これら第１、第２のコード信号によりどの行で出力が生
じたかを表わす行方向位置信号を得る行方向位置信号出
力手段と、上記列方向信号取り出し手段より取り出された列毎の出
力を複数個ずつグループ化して複数個のブロックに分け
て、その各ブロック内の複数個の出力が導かれる各ブロ
ック毎の第１の列方向加算手段と、該第１の列方向加算手段の各々の出力がそれぞれ入力さ
れる各ブロック毎の第１の列方向波高弁別手段と、該第１の列方向波高弁別手段からの出力が入力され、ど
の列方向ブロックの出力であるかを表わす列方向の第１
のコード信号を得る第１の列方向エンコーダと、上記の列毎の出力に関するすべてのブロックにつき同一
順序で各ブロック内の複数出力にそれぞれ番号を付して
その付された番号が同じである出力同士を加算する各番
号毎の第２の列方向加算手段と、該第２の列方向加算手段の各々の出力がそれぞれ入力さ
れる各番号毎の第２の列方向波高弁別手段と、該第２の列方向波高弁別手段からの出力が入力され、ど
の番号の出力であるかを表わす列方向の第２のコード信
号を得る第２の列方向エンコーダと、これら第１、第２のコード信号によりどの列で出力が生
じたかを表わす列方向位置信号を得る列方向位置信号出
力手段と、上記対向する電極のうちの一方の側からの出力と他方の
側からの出力とが所定の時間範囲内で同時であるか否か
を検出する同時計数手段と、上記対向電極の少なくとも一方の側から得たエネルギ信
号が１個以上の所定のエネルギ範囲に入っているか否か
を識別する波高分析手段とを有することを特徴とする半導体放射線位置検出装置。
【請求項２】ｎ，ｍを任意の正の整数としたとき、上記
マトリクスの行または列の数は２^n+mであり、上記の行または列方向信号取り出し手段により取り出さ
れた２^n+m個の出力は２^m個ずつにグループ化されて２ⁿ
個のブロックに分けられており、上記第１の行または列方向エンコーダは、２^ｎ個のブロ
ックのどのブロックの出力であるかを表わす第１のｎビ
ットのコード信号を出力するよう構成され、上記第２の行または列方向エンコーダは、各ブロック内
の２^m個の出力のどの番号の出力であるかを表わす第２
のｍビットのコード信号を出力するよう構成されてお
り、さらに、上記の行または列方向位置信号出力手段は、上
記ｎビットのコード信号を上位ビット、ｍビットのコー
ド信号を下位ビットとして信号合成することにより、行
または列に関する２^n+m個の出力のいずれの出力である
かを表わすｎ＋ｍビットの行または列方向位置信号を得
るよう構成されていることを特徴とする特許請求の範囲
第１項記載の半導体放射線位置検出装置。
【請求項３】上記第１の行方向加算手段と第１の行方向
波高弁別手段との間にはブロック毎の第１の行方向波形
整形増幅手段が挿入され、上記第２の行方向加算手段と第２の行方向波高弁別手段
との間には番号毎の第２の行方向波形整形増幅手段が挿
入され、上記第１の列方向加算手段と第１の列方向波高弁別手段
との間にはブロック毎の第１の列方向波形整形増幅手段
が挿入され、上記第２の列方向加算手段と第２の列方向波高弁別手段
との間には番号毎の第２の列方向波形整形増幅手段が挿
入されていることを特徴とする特許請求の範囲第１項記載の半導体放
射線位置検出装置。