JPH0623955B2 - 処理選択方法 - Google Patents
処理選択方法Info
- Publication number
- JPH0623955B2 JPH0623955B2 JP60023278A JP2327885A JPH0623955B2 JP H0623955 B2 JPH0623955 B2 JP H0623955B2 JP 60023278 A JP60023278 A JP 60023278A JP 2327885 A JP2327885 A JP 2327885A JP H0623955 B2 JPH0623955 B2 JP H0623955B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- address
- memory
- shift register
- subroutine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置の処理選択方法に関し、何種
かの割込処理がいくつかの共通処理サブルーチンの組み
合わせにより実現可能な場合に、共通処理サブルーチン
を組み合わせる選択情報をレジスタの一連のビット情報
として表示して、該ビット情報を時系列に検出してサブ
ルーチン処理する処理選択方法に関するものである。
かの割込処理がいくつかの共通処理サブルーチンの組み
合わせにより実現可能な場合に、共通処理サブルーチン
を組み合わせる選択情報をレジスタの一連のビット情報
として表示して、該ビット情報を時系列に検出してサブ
ルーチン処理する処理選択方法に関するものである。
プログラムによって制御の行われるデータ処理装置は、
制御を行う処理が複数の処理系に分割されている。例え
ば、割込み原因別に処理の手順が定まっており、又処理
内容によって処理する手順、即ち処理系が異なってい
る。この各処理系は、それぞれ複数のサブルーチンで構
成されている。
制御を行う処理が複数の処理系に分割されている。例え
ば、割込み原因別に処理の手順が定まっており、又処理
内容によって処理する手順、即ち処理系が異なってい
る。この各処理系は、それぞれ複数のサブルーチンで構
成されている。
例えば通信制御装置におけるデータ受信処理の場合、受
信した文字毎に処理を行う必要が生ずる。例えば、デー
タ１バイト受信する毎に、その文字コードを分類し、Ｃ
ＲＣ演算やパリティチェックをするか否か、または電文
長や同期文字を監視するタイマを起動するか否か、また
受信した文字を通信制御装置に接続された本体装置（中
央処理装置）に送るか否かを判断し処理する必要があ
る。
信した文字毎に処理を行う必要が生ずる。例えば、デー
タ１バイト受信する毎に、その文字コードを分類し、Ｃ
ＲＣ演算やパリティチェックをするか否か、または電文
長や同期文字を監視するタイマを起動するか否か、また
受信した文字を通信制御装置に接続された本体装置（中
央処理装置）に送るか否かを判断し処理する必要があ
る。
これらの処理はサブルーチン化して各文字コード処理で
共通に使うのが通常である。
共通に使うのが通常である。
従ってデータ処理装置が処理を実行するに際して、処理
速度を向上させる上で、サブルーチンを如何に速く選択
するかが重要課題となる。
速度を向上させる上で、サブルーチンを如何に速く選択
するかが重要課題となる。
従来、データ処理装置がサブルーチンを使用して処理を
実行する場合には、他の処理を実行中に例えば、割込み
が発生すると、この割込みに対する処理を、複数のサブ
ルーチンをコールして行うが、通常割込原因及びプログ
ラムのステータスに応じて、処理が異なるのでその割込
み原因及びプログラムのステータス毎に複数のサブルー
チンコール命令を作成する方法がある。
実行する場合には、他の処理を実行中に例えば、割込み
が発生すると、この割込みに対する処理を、複数のサブ
ルーチンをコールして行うが、通常割込原因及びプログ
ラムのステータスに応じて、処理が異なるのでその割込
み原因及びプログラムのステータス毎に複数のサブルー
チンコール命令を作成する方法がある。
然しながらこの方法は、新規なプログラムのステータス
を追加する必要が生じた際に、複数のサブルーチンをコ
ールする命令を追加しなければならず、大きな追加を行
う場合に、プログラムの修正量が多くなり、修正が容易
でないという問題が生ずる。
を追加する必要が生じた際に、複数のサブルーチンをコ
ールする命令を追加しなければならず、大きな追加を行
う場合に、プログラムの修正量が多くなり、修正が容易
でないという問題が生ずる。
又、これに対処する為に、各サブルーチンに対応したビ
ット情報を格納するレジスタ又はメモリを設け、各処理
系のビット情報をレジスタ又はメモリに格納しておき、
該当する処理サブルーチンを処理する場合に、このレジ
スタ又はメモリを順次時系列にプログラムで参照して実
行する方法が採用されている。
ット情報を格納するレジスタ又はメモリを設け、各処理
系のビット情報をレジスタ又はメモリに格納しておき、
該当する処理サブルーチンを処理する場合に、このレジ
スタ又はメモリを順次時系列にプログラムで参照して実
行する方法が採用されている。
即ち、プログラムでビットを判断し、どのサブルーチン
を処理するかの判断をする方法である。
を処理するかの判断をする方法である。
しかしながらこの方法は、時系列にレジスタをその度毎
に参照するために、処理装置の処理ステップ数が増大し
て、処理効率が悪いと云う問題を生じる。
に参照するために、処理装置の処理ステップ数が増大し
て、処理効率が悪いと云う問題を生じる。
本発明は、以上のような従来の状況から、サブルーチン
の処理を効率よく行える処理選択方式の提供を目的とす
るものであり、プログラムの修正が容易に行えるものと
なる。
の処理を効率よく行える処理選択方式の提供を目的とす
るものであり、プログラムの修正が容易に行えるものと
なる。
かかる問題点は、プログラム及び制御情報を格納するメ
モリ並びに該プログラムを実行するプロセッサを有する
情報処理システムにおいて、 割込み処理が複数のサブルーチンの時系列な組合せ処理
により構成され、 複数の前記割込み処理に共通に使われる複数の前記サブ
ルーチンが前記メモリ上に収容されており、 前記メモリ上の前記各サブルーチンの収容番地を前記時
系列順にアドレスを付して格納し、且つ前記アドレスの
最終アドレスには前記割込み処理の終了処理命令を格納
したテーブルと、 １つの前記割込み処理に使われる前記複数のサブルーチ
ンの組合せを表示するシフトレジスタであって、該シフ
トレジスタの各ビット位置が前記テーブルのアドレスに
対応し、該ビット位置のビット情報によって前記使われ
るサブルーチンを表示するシフトレジスタと、 前記シフトレジスタの桁シフトと同期してカウントアッ
プされるカウンタと、 前記テーブルの所定アドレスをセットするポインタレジ
スタとを備え、 前記割込み処理を行う際、前記シフトレジスタを順次桁
シフトすることにより前記ビット情報を検出すると共
に、シフトされた桁数を前記カウンタにより計数し、前
記カウンタの値と前記ポインタレジスタの値との演算値
より前記テーブルの前記アドレスを指示し、当該アドレ
スに対応する前記サブルーチンの前記メモリ上の収容番
地を得ると共に、前記演算値が前記テーブルの前記最終
アドレスを指示している場合は前記最終アドレスに格納
された前記割込み処理の終了処理命令を実行させ復帰番
地を得るようにしたことを特徴とする処理選択方法によ
り解決される。
モリ並びに該プログラムを実行するプロセッサを有する
情報処理システムにおいて、 割込み処理が複数のサブルーチンの時系列な組合せ処理
により構成され、 複数の前記割込み処理に共通に使われる複数の前記サブ
ルーチンが前記メモリ上に収容されており、 前記メモリ上の前記各サブルーチンの収容番地を前記時
系列順にアドレスを付して格納し、且つ前記アドレスの
最終アドレスには前記割込み処理の終了処理命令を格納
したテーブルと、 １つの前記割込み処理に使われる前記複数のサブルーチ
ンの組合せを表示するシフトレジスタであって、該シフ
トレジスタの各ビット位置が前記テーブルのアドレスに
対応し、該ビット位置のビット情報によって前記使われ
るサブルーチンを表示するシフトレジスタと、 前記シフトレジスタの桁シフトと同期してカウントアッ
プされるカウンタと、 前記テーブルの所定アドレスをセットするポインタレジ
スタとを備え、 前記割込み処理を行う際、前記シフトレジスタを順次桁
シフトすることにより前記ビット情報を検出すると共
に、シフトされた桁数を前記カウンタにより計数し、前
記カウンタの値と前記ポインタレジスタの値との演算値
より前記テーブルの前記アドレスを指示し、当該アドレ
スに対応する前記サブルーチンの前記メモリ上の収容番
地を得ると共に、前記演算値が前記テーブルの前記最終
アドレスを指示している場合は前記最終アドレスに格納
された前記割込み処理の終了処理命令を実行させ復帰番
地を得るようにしたことを特徴とする処理選択方法によ
り解決される。
本発明では、共通のサブルーチンを格納したメモリの各
番地を、処理の時系列順に収容したテーブルを設け、必
要なサブルーチンの組み合わせをこのテーブルのアドレ
スに対応したシフトレジスタのビット位置の情報で表示
し、順次桁シフトによりビット情報を識別するように構
成した。
番地を、処理の時系列順に収容したテーブルを設け、必
要なサブルーチンの組み合わせをこのテーブルのアドレ
スに対応したシフトレジスタのビット位置の情報で表示
し、順次桁シフトによりビット情報を識別するように構
成した。
これにより、前述の通信制御装置におけるデータ受信処
理の場合、従来必要であった、受信したデータ１バイト
毎のプログラムによる複数サブルーチンコールが不要と
なり、また他の従来例のようにレジスタまたはメモリの
ビット情報をプログラムで参照する方法と比べ処理効率
が高い処理選択方法が達成できる。
理の場合、従来必要であった、受信したデータ１バイト
毎のプログラムによる複数サブルーチンコールが不要と
なり、また他の従来例のようにレジスタまたはメモリの
ビット情報をプログラムで参照する方法と比べ処理効率
が高い処理選択方法が達成できる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例の要部を示すブロック図、第
２図はサブルーチン選択ビット情報の時系列出力手段を
説明するための模式図である。第２図のシフトレジスタ
１は、16ビットから構成されており、各ビット即ち上位
ビット報#15〜下位ビット#0に対応して処理サブルーチ
ン‘１’〜‘16’がある。シフトレジスタ１の各ビット
は選択された処理サブルーチンに対応するビットが論理
「１」にセットされる。
２図はサブルーチン選択ビット情報の時系列出力手段を
説明するための模式図である。第２図のシフトレジスタ
１は、16ビットから構成されており、各ビット即ち上位
ビット報#15〜下位ビット#0に対応して処理サブルーチ
ン‘１’〜‘16’がある。シフトレジスタ１の各ビット
は選択された処理サブルーチンに対応するビットが論理
「１」にセットされる。
第１図に示すようにシフトレジスタ１に選択されたビッ
ト情報が格納されている。シフトレジスタ１に、桁上げ
ビット２が設けてある。シフトレジスタ１は、選択され
た処理サブルーチンに対応したビットを論理値「１」と
して格納している。このシフトレジスタ１は左シフト動
作を行う。このシフトレジスタ２は桁上げビット２が設
けてあり、桁上げビット２に「１」が格納されると、シ
フトレジスタ１の左シフト動作は停止する。
ト情報が格納されている。シフトレジスタ１に、桁上げ
ビット２が設けてある。シフトレジスタ１は、選択され
た処理サブルーチンに対応したビットを論理値「１」と
して格納している。このシフトレジスタ１は左シフト動
作を行う。このシフトレジスタ２は桁上げビット２が設
けてあり、桁上げビット２に「１」が格納されると、シ
フトレジスタ１の左シフト動作は停止する。
このシフトレジスタ１の左シフト動作と同期してカウン
タ３は歩進する。この歩進はカウンタ３の上位４ビット
のみ行われる。このカウンタ３にも桁上げビット４が設
けてあり、この桁上げビットも「１」となるとカウンタ
動作を停止する。
タ３は歩進する。この歩進はカウンタ３の上位４ビット
のみ行われる。このカウンタ３にも桁上げビット４が設
けてあり、この桁上げビットも「１」となるとカウンタ
動作を停止する。
本発明を適用する飛び命令と復帰命令をそれぞれJSX命
令，RTX命令とする。テーブル５は図に示すように、処
理サブルーチン‘１’〜‘16’のメモリ（図示せず）上
のアドレスが格納されている。ここで、処理サブルーチ
ンのアドレスはそれぞれ２バイトであるとする。若しア
ドレス1000番地（16進）にて、JSX命令が実行される
と、JSX命令の次、即ち処理サブルーチン‘１’のアド
レス1002番地（16進）がポインタレジスタ６に格納され
る。
令，RTX命令とする。テーブル５は図に示すように、処
理サブルーチン‘１’〜‘16’のメモリ（図示せず）上
のアドレスが格納されている。ここで、処理サブルーチ
ンのアドレスはそれぞれ２バイトであるとする。若しア
ドレス1000番地（16進）にて、JSX命令が実行される
と、JSX命令の次、即ち処理サブルーチン‘１’のアド
レス1002番地（16進）がポインタレジスタ６に格納され
る。
カウンタ３の上位４ビットは、JSX命令が発生すると、
全て「１」にされる。即ち、カウンタ３の初期値は、
「1,11110」である。その後シフトレジスタ１は、シフ
ト動作を開始する。２回シフトを行うと、シフトレジス
タ１の上位２ビット目の「１」は、桁上げビット２を
「１」とすると共に、カウンタ３は「0,00010」とな
り、「0,00010」は加算器７の一方入力となる。加算器
７の他入力としてポインタレジスタ６の値、即ち1002
（16進）が入力される。
全て「１」にされる。即ち、カウンタ３の初期値は、
「1,11110」である。その後シフトレジスタ１は、シフ
ト動作を開始する。２回シフトを行うと、シフトレジス
タ１の上位２ビット目の「１」は、桁上げビット２を
「１」とすると共に、カウンタ３は「0,00010」とな
り、「0,00010」は加算器７の一方入力となる。加算器
７の他入力としてポインタレジスタ６の値、即ち1002
（16進）が入力される。
加算器７は「0,00010」即ち、２と1002（16進）との加
算を行い、結果の1004（16進）をレジスタ８に格納し、
テーブル５の1004番地（16進）の処理サブルーチン
‘２’の先頭アドレスのアドレスがプログラムカウンタ
９に入れられて、処理サブルーチン‘２’の処理が行わ
れる。
算を行い、結果の1004（16進）をレジスタ８に格納し、
テーブル５の1004番地（16進）の処理サブルーチン
‘２’の先頭アドレスのアドレスがプログラムカウンタ
９に入れられて、処理サブルーチン‘２’の処理が行わ
れる。
これはレジスタ８に格納されたテーブル５のアドレス10
04番地（16進）がマルチプレクサ回路10を介してメモリ
ロード処理部11に与えられ、メモリロード処理部11では
テーブル５のアドレス1004番地（16進）に格納されてい
る処理サブルーチン２のメモリ（図示せず）上の先頭ア
ドレスを得てこれをプログラムカウンタ９に入れる。
04番地（16進）がマルチプレクサ回路10を介してメモリ
ロード処理部11に与えられ、メモリロード処理部11では
テーブル５のアドレス1004番地（16進）に格納されてい
る処理サブルーチン２のメモリ（図示せず）上の先頭ア
ドレスを得てこれをプログラムカウンタ９に入れる。
これにより、メモリ（図示せず）上のサブルーチン２の
先頭アドレスが指示され処理が実行される。
先頭アドレスが指示され処理が実行される。
処理サブルーチン２の処理が終わると、RTX命令によっ
て再びシフトレジスタ１が左にシフトされ、シフトレジ
スタ１が３回シフトされ、カウンタ３は「0,00010」か
ら「0,01000」となる。加算器７は「0,01000」即ち８と
1002（16進）の加算を行い、100A（16進）を出力する。
て再びシフトレジスタ１が左にシフトされ、シフトレジ
スタ１が３回シフトされ、カウンタ３は「0,00010」か
ら「0,01000」となる。加算器７は「0,01000」即ち８と
1002（16進）の加算を行い、100A（16進）を出力する。
100A（16進）の処理サブルーチン５の先頭アドレスがプ
ログラムカウンタ９に出力され、処理サブルーチン５が
実行される。以下同様に処理サブルーチン‘11’，処理
サブルーチン‘15’が実行される。
ログラムカウンタ９に出力され、処理サブルーチン５が
実行される。以下同様に処理サブルーチン‘11’，処理
サブルーチン‘15’が実行される。
処理サブルーチン‘15’のRTX命令でシフトレジスタ１
の２ビットシフトによって、桁上げビット４に「１」
が、出力されるのでカウンタ３は「１，00000」のよう
になり、桁上げビットを含んだ値20（16進）をレジスタ
６の値1002（16進）に加算器７によって加算して結果の
1022番地（16進）をレジスタ８に格納するが、この場合
は、サブルーチンは全て完了しているので、レジスタ８
からのアドレス1022番地（16進）はマルチプレクサ回路
10によって切り換えられ、メモリロード処理部11を介す
ることなく、直接にプログラムカウンタ９に入れられ
る。
の２ビットシフトによって、桁上げビット４に「１」
が、出力されるのでカウンタ３は「１，00000」のよう
になり、桁上げビットを含んだ値20（16進）をレジスタ
６の値1002（16進）に加算器７によって加算して結果の
1022番地（16進）をレジスタ８に格納するが、この場合
は、サブルーチンは全て完了しているので、レジスタ８
からのアドレス1022番地（16進）はマルチプレクサ回路
10によって切り換えられ、メモリロード処理部11を介す
ることなく、直接にプログラムカウンタ９に入れられ
る。
これにより、プログラムカウンタ９が指示するメモリ
（図示せず）上のアドレスはテーブル５のアドレス1022
番地そのものとなり、このアドレスに格納されている終
了処理の命令を実行し、割り込み処理終了とその後の復
帰アドレスを得る。
（図示せず）上のアドレスはテーブル５のアドレス1022
番地そのものとなり、このアドレスに格納されている終
了処理の命令を実行し、割り込み処理終了とその後の復
帰アドレスを得る。
レジスタ８から直接プログラムカウンタ９に入力する
か、レジスタ８の内容からメモリロード処理部11により
テーブル５のアドレスに格納されているサブルーチンの
先頭アドレスをプログラムカウンタ９に格納するかの選
択をマルチプレクサ回路10が行う。即ち、桁上げビット
４が「１」の場合、直接格納を行い、桁上げビット４が
「０」の場合、メモリロード処理部11が動作するように
マルチプレクサ回路10は切換えを行う。又メモリのロー
ドは、メモリロード処理部11にて行われることは、云う
までもない。
か、レジスタ８の内容からメモリロード処理部11により
テーブル５のアドレスに格納されているサブルーチンの
先頭アドレスをプログラムカウンタ９に格納するかの選
択をマルチプレクサ回路10が行う。即ち、桁上げビット
４が「１」の場合、直接格納を行い、桁上げビット４が
「０」の場合、メモリロード処理部11が動作するように
マルチプレクサ回路10は切換えを行う。又メモリのロー
ドは、メモリロード処理部11にて行われることは、云う
までもない。
尚、上記1022番地以降には終了処理プログラムが格納さ
れている。
れている。
また本実施例では、ポインタレジスタ６にはテーブル５
の先頭アドレスが一連の処理サブルーチン実行中、固定
的に格納されていたが１つのサブルーチンに飛ぶ時にそ
の次のサブルーチンの先頭が格納されているアドレスに
更新して処理する方法も考えられる。その場合はカウン
タ３は、RTXのたびに初期化される。此の方法だと、カ
ウンタ３には現在実行中サブルーチンと次に実行するサ
ブルーチンの変位が入ることになる。
の先頭アドレスが一連の処理サブルーチン実行中、固定
的に格納されていたが１つのサブルーチンに飛ぶ時にそ
の次のサブルーチンの先頭が格納されているアドレスに
更新して処理する方法も考えられる。その場合はカウン
タ３は、RTXのたびに初期化される。此の方法だと、カ
ウンタ３には現在実行中サブルーチンと次に実行するサ
ブルーチンの変位が入ることになる。
また、テーブル５の格納順は処理の時系列順であるが、
処理の順序が一部逆転する必要がある場合には、本発明
により、逆転したサブルーチンの選択を再度実行すれば
よい。
処理の順序が一部逆転する必要がある場合には、本発明
により、逆転したサブルーチンの選択を再度実行すれば
よい。
以上の説明から理解されるように、要するに本発明は、
ビット情報とテーブルとによって処理の選択が行え、プ
ログラムのステップを増大することなく効率がよく、処
理系の変更は時系列のビット情報を変更することによっ
てプログラムの修正が行え、プログラムの負荷を転減す
る上で効果の大きいものとなる。
ビット情報とテーブルとによって処理の選択が行え、プ
ログラムのステップを増大することなく効率がよく、処
理系の変更は時系列のビット情報を変更することによっ
てプログラムの修正が行え、プログラムの負荷を転減す
る上で効果の大きいものとなる。
第１図は本発明の一実施例の要部を示すブロック図、 第２図はビット情報の時系列出力手段を説明するための
摸式図である。 図において、１はシフトレジスタ、３はカウンタ、６は
ポインタレジスタ、７は加算器、９はプログラムカウン
タをそれぞれ示す。
摸式図である。 図において、１はシフトレジスタ、３はカウンタ、６は
ポインタレジスタ、７は加算器、９はプログラムカウン
タをそれぞれ示す。
フロントページの続き (72)発明者 紫原 真二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 贄 浩一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭50−93357（ＪＰ，Ａ) 特開 昭58−97737（ＪＰ，Ａ) 発明協会公開技報83−7158
Claims (1)
- 【請求項１】プログラム及び制御情報を格納するメモリ
並びに該プログラムを実行するプロセッサを有する情報
処理システムにおいて、 割込み処理が複数のサブルーチンの時系列な組合せ処理
により構成され、 複数の前記割込み処理に共通に使われる複数の前記サブ
ルーチンが前記メモリ上に収容されており、 前記メモリ上の前記各サブルーチンの収容番地を前記時
系列順にアドレスを付して格納し、且つ前記アドレスの
最終アドレスには前記割込み処理の終了処理命令を格納
したテーブルと、 １つの前記割込み処理に使われる前記複数のサブルーチ
ンの組合せを表示するシフトレジスタであって、該シフ
トレジスタの各ビット位置が前記テーブルのアドレスに
対応し、該ビット位置のビット情報によって前記使われ
るサブルーチンを表示するシフトレジスタと、 前記シフトレジスタの桁シフトと同期してカウントアッ
プされるカウンタと、 前記テーブルの所定アドレスをセットするポインタレジ
スタとを備え、 前記割込み処理を行う際、前記シフトレジスタを順次桁
シフトすることにより前記ビット情報を検出すると共
に、シフトされた桁数を前記カウンタにより計数し、前
記カウンタの値と前記ポインタレジスタの値との演算値
より前記テーブルの前記アドレスを指示し、当該アドレ
スに対応する前記サブルーチンの前記メモリ上の収容番
地を得ると共に、前記演算値が前記テーブルの前記最終
アドレスを指示している場合は前記最終アドレスに格納
された前記割込み処理の終了処理命令を実行させ復帰番
地を得るようにしたことを特徴とする処理選択方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023278A JPH0623955B2 (ja) | 1985-02-07 | 1985-02-07 | 処理選択方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023278A JPH0623955B2 (ja) | 1985-02-07 | 1985-02-07 | 処理選択方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182135A JPS61182135A (ja) | 1986-08-14 |
| JPH0623955B2 true JPH0623955B2 (ja) | 1994-03-30 |
Family
ID=12106129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023278A Expired - Lifetime JPH0623955B2 (ja) | 1985-02-07 | 1985-02-07 | 処理選択方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623955B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118949A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
| JP2597632B2 (ja) * | 1988-03-17 | 1997-04-09 | 日本放送協会 | プロセッサシェイクハンド装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093357A (ja) * | 1973-12-19 | 1975-07-25 | ||
| JPS5897737A (ja) * | 1981-12-07 | 1983-06-10 | Fujitsu Ltd | 割込み検出走査回路 |
-
1985
- 1985-02-07 JP JP60023278A patent/JPH0623955B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 発明協会公開技報８３−７１５８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182135A (ja) | 1986-08-14 |
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