JPH0623976B2

JPH0623976B2 - ベクトルレジスタ制御装置

Info

Publication number: JPH0623976B2
Application number: JP59198701A
Authority: JP
Inventors: 俊一鳥居; 啓二小島; 徳安井門
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-25
Filing date: 1984-09-25
Publication date: 1994-03-30
Anticipated expiration: 2009-03-30
Also published as: JPS6177968A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ベクトルプロセツサに関し、特に、ベクトル
レジスタの割当機構に関する。

〔発明の背景〕

一般に、ベクトルプロセツサでは、演算対象や演算結果
のベクトルデータをベクトルレジスタに格納することに
よつて、主記憶との間のデータ転送回数を節減してい
る。ところが、演算が複雑になると、ベクトルレジスタ
の所要個数が増して、物理的に設置されたベクトルレジ
スタの個数よりも多くなるという事態が、しばしば発生
する。ベクトルコンパイラは、ステートメントの静的な
解析に基づいて、ベクトルデータのベクトルレジスタへ
の最適な割当てを試みるが、演算の進行につれて変化す
る動的な状況までも正確に把握することはできないか
ら、真に効率の良い割当てを期待することはできない。

例えば、次のような一連の命令があるとする。

１）ＶＲ１←Ａ（＊）２）ＶＲ２←Ｂ（＊）３）ＶＲ４←ＶＲ３＊ＶＲ１４）ＶＲ６←ＶＲ５＋ＶＲ２５）ＶＲ？←Ｃ（＊）第１命令はベクトルＡ（＊）をベクトルレジスタ（以下
ＶＲと略記）１にロードする命令であり、第２命令はベ
クトルＢ（＊）をＶＲ２にロードする命令である。第３
命令はＶＲ３の内容とＶＲ１の内容を乗算してその結果
をＶＲ４に格納する命令であり、第４命令はＶＲ５の内
容とＶＲ２の内容を加算してその結果をＶＲ６に格納す
る命令である。ここで、ＶＲは６個しかなく、そして、
ＶＲ３〜ＶＲ６は以降の命令で使用する予定があるとす
ると、第５命令でベクトルＣ（＊）をロードする先（Ｖ
Ｒ？）としては、ＶＲ１とＶＲ２の２候補があるが、ど
ちらが先に解放されて再使用が可能となるかは、最近の
ベクトルプロセツサのように、複数の演算器が並行処理
を行う場合、実行時でなければ判定できない。ランダム
にＶＲ１をこれに割当てたとすると、実際にはＶＲ２の
方が先に解放されたときでも、第５命令の実行はＶＲ１
の解放まで待たされるから、時間の空費となる。

〔発明の目的〕

本発明の目的は、ＶＲの割当てを動的な状況に応じて自
動的に行なうことにより、前記のような時間の空費を防
ぎ、また、プログラムがＶＲの本数やそれらの割当てに
ついて考慮する必要を除くことにある。

〔発明の概要〕

本発明は、プログラム命令上はベクトルレジスタを問題
にせず、ハードウエアによりベクトルレジスタの割当て
を行なうようにするものであり、そのために、ベクトル
レジスタデイレクトリに各ベクトルレジスタの割当て状
況を登録しておき、これを検索して、命令の指定するベ
クトルデータに割当てられたベクトルレジスタが存在す
るか否かをチエツクし、存在すれば当該ベクトルレジス
タ番号を用いてベクトルレジスタ群にアクセスし、存在
しなければ、リプレイスメント回路が、新たにベクトル
レジスタの割当てを行つて、その結果をベクトルレジス
タデイレクトリに登録するように、ベクトルレジスタ制
御装置を構成したものである。

実施態様として、命令がベクトルデータ指示情報を保持
するベクトル指示レジスタ（実施例におけるＤＲ）を指
定することによつて、間接的にベクトルデータを指定す
るとともに、ベクトルレジスタデイレクトリにおいて
も、各ベクトルレジスタに割当てられたベクトルデータ
を、前記ベクトル指示レジスタを特定することにより間
接的に特定する形式とすることができる。

〔発明の実施例〕

以下に説明する実施例は、１個のベクトル演算器と１６
個のＶＲを有するベクトルプロセツサについてのもので
ある。第２図は、本実施例における命令のフオーマツト
を示す。命令１０の第１バイトは演算の種類を指定する
ＯＰコードである。第２ないし第４バイトは、それぞ
れ、第１ないし第３オペランドのためのベクトル指示レ
ジスタ(Description Register、以下ＤＲと略記）の番
号Ｒ_１〜Ｒ_３を指定し、これらのＤＲは、それぞれのオ
ペランドの主記憶装置上の位置を示す情報を保持する。
第１オペランド位置は演算結果の格納先であり、第２及
び第３オペランド位置は演算を受けるデータの入手先で
ある。

ＤＲは２５６個設けられているものとする。第３図に示
すように、ＤＲ１１の内容は４部分からなる。「データ
タイプ」は、ベクトルのエレメントの長さとデータのタ
イプ（整数、浮動小数点表示等）を示す。「スタートア
ドレス」は、当該ベクトルの最初のエレメントの主記憶
装置におけるアドレスを示す。「増分値」は、当該ベク
トルのエレメント間に対する主記憶装置のアドレス増分
値を示す。「ベクトル長」は、当該ベクトルを構成する
エレメントの個数を示す。各ＤＲ１１の内容は、演算の
開始に先立つて、然るべき命令群によりセツトされる。

第１図は、ベクトルプロセツサの全体的構成を示す。ベ
クトル命令制御ユニツト２０内の命令レジスタ２１か
ら、第１ないし第３オペランドを指定するＤＲ番号が、
データ線２２〜２４を経て、ＤＲ−ＶＲ変換回路３０に
送られる。ＤＲ−ＶＲ変換回路３０は、これらのＤＲ番
号に対応するＶＲ番号を検索して、第１オペランドのた
めのＶＲ番号をデータ線５５を経て第１オペランドＶＲ
書込制御回路５０に与え、同様に、第２オペランド及び
第３オペランドのためのＶＲ番号を、データ線５６及び
５７を経て、第２オペランドＶＲ読出制御回路５１及び
第３オペランドＶＲ読出制御回路５２に与える。

第２オペランドと第３オペランドは、対応するＶＲ読出
制御回路５１と５２の制御の下に、ＶＲ群４３中の指定
されたＶＲからエレメントずつ同期して読出され、デー
タ線５８と５９を経て演算器４４に入力される。演算結
果は、データ線６０を経てＶＲ群４３に戻され、第１オ
ペランドＶＲ書込制御回路５０の制御の下に、所定のＶ
Ｒに書込まれる。

例えば、第２オペランドがＶＲ群４３中に存在しなかつ
た場合の動作は、次のようになる。まず、ＤＲ−ＶＲ変
換回路３０は、データ線３１を経て、第２オペランドを
指示するＤＲの内容をアドレス生成回路４１に供給す
る。アドレス生成回路４１は、受取つたＤＲの内容に基
づき、当該ベクトルの各エレメントのアドレスを順次生
成して、主記憶装置４２に読出しを要求し、主記憶装置
４２は、読出したデータ線６１を経てＶＲ群４３に転送
する。その間、ＤＲ−ＶＲ変換回路３０は、この読出さ
れた第２オペランドに新たに１個のＶＶＲを割当てて、
そのＶＲ番号を、データ線５４を経てＶＲ読出・書込制
御回路５３に与え、当該ＶＲに主記憶装置４２から読出
された第２オペランドのベクトルデータを書込ませる。
同時に、このＶＲ番号は第２オペランドＶＲ読出制御回
路５１にも与えられて、書込まれた第２オペランドはそ
のまま演算器４４に供給される。

第３オペランドがＶＲ群４３中に存在しなかつた場合
も、同様にして、主記憶装置４２から読出したベクトル
データを、ＶＲ群４３を経由して演算器４４に供給す
る。

第１オペランドに割当てられたＶＲが存在しなかつた場
合、ＤＲ−ＶＲ変換回路３０は、それに対するＶＲの割
当てを行い、そのＶＲ番号をデータ線５５を経て第１オ
ペランドＶＲ書込制御回路５０に供給して、当該ＶＲに
演算結果を書込ませる。ただし、割当て可能なＶＲが少
なくなつた場合には、ＶＲだけでなく、主記憶装置４２
にも、第１オペランドの書込みが行われる。このとき、
ＤＲ−ＶＲ変換回路３０は、データ線３１を経て第１オ
ペランドを指示するＤＲの内容をアドレス生成回路４１
に送り、アドレス生成回路４１は、第１オペランドのベ
クトルの各エレメントのアドレスを順次生成して、主記
憶装置４２に書込みを要求する。同時に、ＤＲ−ＶＲ変
換回路３０は、第１オペランドＶＲ書込制御回路５０に
与えたＶＲ番号を、データ線５４を経て、ＶＲ読出・書
込制御回路５３にも供給して、ＶＲに書込んだ演算結果
をそのまま読出し、データ線６２を経て主記憶装置４２
に転送する。

ベクトル命令ユニツト２０、アドレス生成回路４１、主
記憶装置４２、ＶＲ群４３、演算器４４、及びＶＲの読
出し・書込み等のための制御回路５０〜５３は、従来の
ものでよい。特開昭５８−114274号公報はその一例を示
している。

ＤＲ−ＶＲ変換回路３０の構成は、第４図に示されてい
る。ＤＲ群７０は、２５６個のＤＲ１１からなるレジス
タ群であり、命令語レジスタ２１の第２〜第４バイトの
出力２２〜２４、すなわち第１〜第３オペランドのＤＲ
番号により指定されたＤＲ１１の内容が、データ線９１
〜９３にそれぞれ読出される。ＶＲデイレクトリ（以下
ＶＲＤと略記）７３は、各ＶＲと一対一に対応する１６
個のＶＲＤレジスタ９４からなる。各ＶＲＤレジスタ９
４は、第５図に示すように、対応するＶＲに格納された
ベクトルデータを特定するＤＲ１１の内容（データタイ
プ、データアドレス、増分値、ベクトル長）に加えて、
当該ＤＲの番号と、有効性フラグと、再使用可能フラグ
とを保持する。これらの内、有効性フラグは、対応する
ＶＲが未使用ならば、“０”で、何らかの有効データが
格納されると“１”となる。また、再使用可能フラグ
は、対応するＶＲが再使用（割当て）可能ならば“１”
で、不可ならば“０”となる。

第４図は比較回路７７〜７９は、命令がＤＲを介して指
定したベクトルデータに割当てられたＶＲが存在するか
否か（第２及び第３オペランドの場合には当該ベクトル
データを保持するＶＲが存在するか否か）を判定するた
めのものである。これらの比較回路は、それぞれ１６個
の比較器を備え、データ線７４を経て、ＶＲＤ７３から
１６個のＶＲＤレジスタ９４中のＤＲ番号と有効性フラ
グとを同時に受取り、これらの１６個の番号を、命令が
第１〜第３オペランドのために指定したＤＲ番号（デー
タ線２２〜２４）とそれぞれ並列に比較して、一致があ
れば、その一致の生じた比較器の位置に基づいて対応す
るＶＲ番号を生成する。そして、更に当該ＶＲＤレジス
タ中の有効性フラグが“１”であることを条件に、その
ＶＲ番号と一致成立を示す信号とを、データ線９５〜９
７に送出する。この一致成立信号は、選択回路８１〜８
３を制御して、当該ＶＲ番号を、データ線５５〜５７を
経て第１図のオペランドＶＲ書込／読出制御回路５０〜
５２の該当する１つに供給する。それに加えて、第１オ
ペランドに割当てられたＶＲの存在が検出されたときに
は、データ線９５により、当該ＶＲに対応するＶＲＤレ
ジスタ９４中の再使用可能フラグを“０”として、そこ
にこれから書込まれる演算結果が読出されないうちに当
該ＶＲが再使用されるのを、防止する。また、第２及び
第３オペランドがＶＲ上に存在することが検出されたと
きには、データ線９６，９７により、当該ＶＲに対応す
るＶＲＤレジスタ９４中の再使用可能フラグを“１”と
して、そのＶＲが他のベクトルデータに割当てられても
差支えのないことを表示する。

リプレイスメント回路（以下ＲＰＬと略記）７６は、第
１〜第３オペランドのいずれかがＶＲの割当てを受けて
いなかつたときに、それに割当てるべきＶＲを決定す
る。この目的のために、ＲＰＬ７６は、データ線７５を
経て、各ＶＲＤレジスタ９４中の有効性フラグと再使用
可能フラグを調べ、まず、有効性フラグが“０”になつ
ているＶＲＤレジスタを探し、あればその１個を選択す
る。有効性フラグが“０”のものが無いときは、再使用
可能フラグが“１”になつているものの中から１個を選
択する。

例えば、第２オペランドに対するＶＲの新規割当ては、
次のようにして行われる。命令が第２オペランドのため
に指定したＤＲ番号と一致するＤＲ番号がＶＲＤ７３中
に発見できないことを、比較回路７８からのデータ線９
６によつて検知すると、ＲＰＬ７６は、前述の手順によ
り選択したＶＲＤレジスタに対応するＶＲの番号を、デ
ータ線５４を経て第１図のＶＲ読出・書込制御回路５３
に供給するとともに、選択回路８２からデータ線５６を
経て第２オペランドＶＲ読出制御回路５１に供給して、
主記憶装置４２から読出されるベクトルデータの受入れ
の準備をする。同時に、ＲＰＬ７６は、選択回路８４を
制御して、命令が第２オペランドのために指定したＤＲ
１１の内容（第３図）を、データ線９２から同３１を経
て、第１図のアドレス生成回路４１に供給し、主記憶装
置４２の読出しを行わせる。ＲＰＬ７６は、更に、前記
のようにして選択したＶＲＤレジスタ９４に、当該ＤＲ
の内容（データ線３１）とそのＤＲ番号を書込み、かつ
その有効性フラグと再使用可能フラグを“１”にする。

第３オペランドに対するＶＲの新規割当ても、以上と同
様であり、ただ、決定されたＶＲ番号は、データ線５６
ではなく、同５７に出力されて、第３オペランドＶＲ読
出制御回路５２に供給される点が異なる。

第１オペランドに対して新たにＶＲが割当てられたとき
には、この割当てられたＶＲの番号が、選択回路８１か
らデータ線５５を経て、第１オペランドＶＲ書込制御回
路５０に供給される。同時に、このＶＲに対応するＶＲ
Ｄレジスタ９４に、第１オペランドを指示するＤＲ１１
の内容が、データ線９１から同３１を経て書込まれる。
同時に、そのＶＲＤレジスタ９４中の有効性フラグは
“１”にセツトされる。

ＲＰＬ７６は、有効性フラグの元の値が“０”のＶＲを
第１オペランドに割当てたときには、対応するＶＲＤレ
ジスタ９４の再使用可能フラグを“０”として、当該Ｖ
Ｒが他のベクトルデータに割当てられるのを防止する。
この場合には、第１図のアドレス生成回路４１及びＶＲ
読出・書込制御回路５３の起動は行わない。それは、割
当てが可能なＶＲがまた充分に残つているとみなしうる
からである。しかし、有効性フラグが“０”のＶＲが残
つていないために、有効性フラグは“１”であるが再使
用可能フラグが“１”のＶＲを第１オペランドに割当て
たときには、対応するＶＲＤレジスタの再使用可能フラ
グは“１”のままにしておき、データ線５４を経て当該
ＶＲ番号をＶＲ読出・書込制御回路５３に送つて、その
ＶＲに書込まれた演算結果を直ちに読出すことを指示す
るとともに、対応するＤＲの内容をデータ線３１を経て
アドレス生成回路４１に送り、前記ＶＲから読出された
演算結果（データ線６２）を、主記憶装置４２に書込ま
せる。この措置は、割当て可能なＶＲが少なくなつたこ
との対策として、第１オペランドによるＶＲの独占を排
して更に他のベクトルデータへの割当てを可能にすると
ともに、そのような再割当てに備えて、演算結果を主記
憶装置にも保存しておくためのものである。

この実施例では、現実には１６個のＶＲが存在するにす
ぎないにもかかわらず、プログラム上はあたかも２５６
個（ＤＲの個数）のＶＲが存在するかのようにみなすこ
とができる。

本発明において、演算器は１個に限られず、複数個あつ
てもよい。むしろ、複数の演算器が並行動作を行う場合
の方が、本発明の利点が活用される。また、前記の実施
例では、ＶＲは１回読出されれば直ちに再使用が可能に
なるものとしたが、任意に指定された回数の読出しが終
るまで再使用を禁止するようにしてもよい。そのために
は、例えば、ＤＲ１１に読出回数指定フイールドを設け
るととも、ＶＲＤレジスタ９４には、再使用可能フラグ
に代えて、読出回数フイールドを設ける。そして、ＶＲ
Ｄレジスタの読出回数フイールドは、割当て当初にＤＲ
の読出回数指定フイールドの値を転記しておいて、以
後、対応するＶＲからの読出しが行われる度に１ずつ減
算し、その値が“０”の状態を、前記実施例における再
使用可能フラグが“１”の状態に相当するものとして扱
う。

また、前記実施例では、ＤＲの内容はプログラムの実行
中固定されていることが前提となつているが、途中でＤ
Ｒの内容を更新できるようにすれば、ＤＲの個数以上の
ベクトルデータを処理することができる。そのために
は、ＶＲＤ７３の検索が、ＤＲの番号ではなく、その内
容に基づいて行われるようにする。例えば、第４図にお
いて、比較回路７７〜７９が、一方の入力として、デー
タ線２２〜２４の代りに、それらが指示するＤＲの内容
であるデータ線９１〜９３を受け、また、他方の入力７
４としても、ＶＲＤレジスタ９４中それらに対応するフ
イールドの内容を受けるようにすればよい。

更に、以上の実施例では、命令におけるベクトルデータ
データの指定が、ＤＲを介して間接的に行なわれ、ＤＲ
群がいわば仮想ＶＲを構成している形式となつている
が、ＤＲ群７０を廃して、命令が直接にベクトルデータ
のスタートアドレス、増分値、ベクトル長等のベクトル
指示情報を与えるようにしてもよい。この場合、第４図
の比較回路７７〜７９は、命令中のベクトル指示情報と
ＶＲＤレジスタ中のベクトル指示情報を、直接比較する
ものとなり、データ線９１〜９３は、命令レジスタ２１
の出力となる。

〔発明の効果〕

本発明によれば、プログラム作成側は物理的構造として
のＶＲの個数やその割当てを考慮する必要がなく、例え
ば、ＶＲの個数が異なつてもプログラムは変えなくとも
よい。また、再使用可能なＶＲが存在するにもかかわら
ず他のＶＲの空くのを待つというような、時間の空費を
生じることもない。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツクダイヤグラム、第
２図は命令のフオーマツト図、第３図はＤＲの内容の模
式図、第４図は第１図におけるＤＲ−ＶＲ変換回路のブ
ロツクダイヤグラム、第５図は第４図におけるＶＲＤレ
ジスタの内容の模式図である。２１…命令レジスタ、３０…ＤＲ−ＶＲ変換回路、４２
…主記憶装置、４３…ベクトルレジスタ（ＶＲ）群、５
０〜５３…ＶＲ群に対する書込／読出制御回路、７０…
ベクトルデータ指示情報を保持するレジスタ（ＤＲ）
群、７３…ベクトルレジスタデイレクトリ、７６…リプ
レイスメント回路。

Claims

【特許請求の範囲】

【請求項１】複数のベクトルレジスタを有し、これらベ
クトルレジスタ上のベクトルデータをオペランドとする
ベクトルプロセツサにおいて、各ベクトルレジスタのベ
クトルデータへの割当て状況を示す情報を保持するベク
トルレジスタデイレクトリと、解読された命令内のベク
トルデータ指定情報に応答して前記ベクトルレジスタデ
イレクトリを検索して命令の指定するベクトルデータに
割り当てられたベクトルレジスタが存在するか否かを調
査し、存在する場合には当該ベクトルレジスタを指示す
る情報をベクトルレジスタアクセス制御回路へ出力する
回路と、存在しない場合にベクトルレジスタの割当てを
行つて、その結果を前記ベクトルレジスタデイレクトリ
に登録するリプレイスメント回路とを備えることを特徴
とするベクトルレジスタ制御装置。
【請求項２】特許請求の範囲１において、前記命令内の
ベクトルデータ指定情報は、ベクトルデータを特定する
ベクトルデータ指示情報が格納されたベクトル指示レジ
スタの識別情報を含み、前記ベクトルレジスタデイレク
トリ内の割当て状況を示す情報は、各ベクトルレジスタ
が割当てられたベクトルデータのベクトルデータ指示情
報が格納されたベクトル指示レジスタの識別情報を含
み、前記ベクトルレジスタを指示する情報を出力する回
路は、命令内のベクトル指示レジスタ識別情報とベクト
ルレジスタデイレクトリ内のベクトル指示レジスタ識別
情報を比較する回路を含むことを特徴とするベクトルレ
ジスタ制御装置。