JPH0626344B2 - 間欠送信回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、間欠送信回路に関し、特に電源用の電池の消
費電力を低減する等のために特定の時間間隔で送信動作
を行う間欠送信回路に関する。

従来の技術 従来、この種の間欠送信回路は、第２図に示すように構
成されていた。すなわち、複数のフリップフロップＦＦ
を有する分周回路により構成されクロック信号ＣＬＫを
分周して特定の時間信号Ｖ_Ｔを発生する時間信号発生部
100aと、複数のフリップフロップを各々有する複数の分
周器を具備する送信部100bと、時間信号Ｖ_Ｔを受けて待
機モードと送信モードを切換えるための切換信号Ｖ_Ｃを
出力する制御部20と、切換信号Ｖ_Ｃによりクロック信号
ＣＬＫを時間信号発生部100aと送信部100bに振り分ける
切換回路30とを備え、通常、数10秒から数分の時間間隔
で送信部100bが入力信号Ｖ_ｉｎに対する送信動作を行う
構成となっていた。その送信部100bは、その構成を詳述
するならば、クロック信号ＣＬＫを送信データ“１”に
対応する分周比に分周した出力Ｖ_１１を発生する、複数
のフリップフロップで構成される分周回路11と、クロッ
ク信号ＣＬＫを送信データ“０”に対応する分周比に分
周した出力Ｖ_１２と、ラッチ回路14のラッチ入力のため
のクロック入力Ｃ_Ｌとを発生する、複数のフリップフロ
ップで構成される分周回路２ｂとを具備している。ラッ
チ回路14は、クロック入力Ｃ_Ｌによって入力信号Ｖ_ｉを
ラッチし、出力Ｖ_１４を発生する。そのラッチ回路14の
出力Ｖ_１４を切換回路16は受けて、分周回路11の出力Ｖ
_１１と分周回路12の出力Ｖ_１２との一方を選択してカウ
ンタ13に出力する。そのカウンタ13は、切換回路16の出
力Ｖ_１６をカウントし、カウンタ13の各段の出力は、デ
コーダ15に入力されてデコードされ、送信波形のレベル
信号Ｖ_Ｌが出力される。そのレベル信号Ｖ_Ｌは、オペア
ンプ７ｂに入力され、送信信号Ｖ_０が出力される。

この送信信号Ｖ_０には、データ１ビットに対し、論理値
“１”及び“０”の周波数比が１対1.5で、それぞれ１
波長及び1.5波長の信号、即ちＭＳＫ(Minimum Shift Ke
ying)信号が使用されている。

第３図は、第２図に示された制御部20から出力される切
換信号Ｖ_Ｃの波形図である。この切換信号Ｖ_Ｃのパルス
幅Ｔ_１の期間が送信モードであり、送信部100bで送信動
作が行われ、期間Ｔ_２が待機モードであり、時間信号発
生部100aで分周動作が行われ、これらは交互に行われ
る。

第４図は、送信モードのときの各部の信号の波形であ
る。Ｖ_ＩＮは、入力信号で送信しようとするデータであ
る。Ｖ_１４は、ラッチ回路14の出力であり、これにより
切換回路16を制御して、分周回路11（データ“０”に対
応する分周比）の出力Ｖ_１１と分周回路12（データ
“１”に対応する分周比）の出力Ｖ_１２を切換えて、切
換回路６ｂの出力Ｖ_１６として出力する。このＶ_１６を
カウンタ13がカウントし、デコーダ15がデコードして、
オペアンプ17が処理すると、送信信号Ｖ_０が出力され
る。

発明が解決しようとする課題 上述した従来の間欠送信回路は、時間信号発生部100a
と、送信部100bが交互に動作するにもかかわらず、それ
ぞれ別々に分周回路を有する構成となっているので、一
方の分周回路が動作しているときには他方の分周回路は
停止しており、回路が冗長で使用効率が悪く、高集積比
が妨げられるという欠点がある。

そこで、本発明は、回路素子の使用効率が高く且つ高集
積化が実現可能な間欠送信回路を提供せんとするもので
ある。

課題を解決するための手段 本発明による間欠送信回路は、複数のフリップフロップ
を有し、クロック信号を受けて分周する第１の分周回路
と、複数のフリップフロップを有し、前記クロック信号
を受けて分周する第２の分周回路と、複数のフリップフ
ロップを有する第３の分周回路と、入力信号をラッチす
るラッチ回路と、前記第１の分周回路の複数のフリップ
フロップのうちの特定のフリップフロップの出力と、前
記第２の分周回路の複数のフリップフロップのうちの特
定のフリップフロップの出力とを受けて、前記ラッチ回
路の出力信号に従って切換えて出力する第１の切換回路
と、前記第３の分周回路の複数のフリップフロップのう
ちの特定のフリップフロップの出力を受けて、待機モー
ドと送信モードを切換えるための切換信号を出力する制
御部と、前記第２の分周回路の複数のフリップフロップ
のうちの特定のフリップフロップの出力と前記第１の切
換回路の出力とを受けて、前記切換信号が待機モードを
示しているときには前記第２の分周回路の該出力を前記
第３の分周回路にクロック入力として出力し、前記切換
信号が送信モードを示しているときには前記第２の切換
回路の出力を前記第３の分周回路にクロック入力として
出力すると共に、前記第２の分周回路の複数のフリップ
フロップのうちの特定のフリップフロップの出力を前記
ラッチ回路にラッチ信号として供給する第１の切換回路
と、前記第３の分周回路の特定の複数のフリップフロッ
プの出力をデコードして、送信波形のレベル信号を出力
するデコーダ回路とを具備していることを特徴とする。

作用 上記した本発明による間欠送信回路では、切換信号が待
機モードを示しているとき、第２の分周回路と第３の分
周回路とが直列に結合されて、時間信号発生部を構成し
て、前記第３の分周回路の複数のフリップフロップのう
ちの特定のフリップフロップが前記制御部に時間信号を
出力する。一方、切換信号が送信モードを示していると
き、第１の分周回路と第２の分周回路と第３の分周回路
とラッチ回路とデコーダ回路とが送信部を構成して、デ
コード回路から送信波形のレベル信号が出力される。

このように、本発明による間欠送信回路は、上述した従
来の間欠送信回路に対し、時間信号発生部と送信部を構
成する分周回路を共用しており、回路素子の高い利用効
率が実現されている。

実施例 次に、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。分
周回路１は、複数のフリップフロップＦＦを有し、クロ
ック信号ＣＬＫをデータ“１”に対応する分周比に分周
する。

分周回路２は、複数のフリップフロップＦＦを有し、ク
ロック信号ＣＬＫをデータ“０”に対応する分周比に分
周し、さらにラッチ回路５のラッチ入力のためのクロッ
ク入力Ｃ_Ｌも発生する。

ラッチ回路５は、入力信号Ｖ_ｉを分周回路２からのクロ
ック入力Ｃ_Ｌのタイミングでラッチする。

切換回路７は、ラッチ回路５の内容により分周回路１と
分周回路２を切換える。

その切換回路７の出力と、分周回路２からのクロック入
力Ｃ_Ｌとは、切換回路４に入力される。その切換回路４
は、制御部６よりの切換信号Ｖ_Ｃに従って入力信号の一
方を選択して分周回路３に出力すると共に、切換回路７
の出力が選択される場合には、分周回路２からのクロッ
ク入力Ｃ_Ｌをラッチ回路５に出力する。

分周回路３は、待機モードのときは分周回路２の出力を
さらに分周して時間信号Ｖ_Ｔを発生する。また、送信モ
ードのときはカウンタとして動作し、切換回路２の出力
をカウントする。

制御部６は、分周回路３が出力する時間信号Ｖ_Ｔによ
り、待機モードと送信モードを切換るための切換信号Ｖ
_Ｃを切換回路４に出力する。

従って、切換回路４は、切換信号Ｖ_Ｃが待機モードを示
すとき、分周回路２と分周回路３を接続し、送信モード
を示すときは、分周回路２とラッチ回路５を接続し、切
換回路７と分周回路３を接続する。

デコーダ８は、分周回路３のカウンタ出力をデコードし
て信号に重みをつけ、送信信号のレベル信号Ｖ_Ｌを出力
する。

従って、切換信号Ｖ_Ｃが、待機モードを示すときは分周
回路２と分周回路３が接続され、１つの分周回路として
動作し、時間信号Ｖ_Ｔを出力する時間信号発生部100を
構成する。

また、切換信号Ｖ_Ｃが送信モードを示すときは分周回路
１と、分周回路２と、分周回路３と、切換回路４と、切
換回路７と、ラッチ回路５と、デゴーダ８が動作し、送
信信号のレベル信号Ｖ_Ｌを出力する送信信号発生部200
を構成する。

即ち、切換信号Ｖ_Ｃにより時間信号発生部100と送信信
号発生部200とは交互に動作し、これら時間信号発生部1
00及び送信信号発生部200を構成する分周回路２及び分
周回路３は互いに共用される構成となっている。

発明の効果 以上説明したように本発明は、交互に動作する時間信号
発生部と送信部とを構成する分周回路が互いに共用され
る構成となっているので、冗長な回路が除去され、集積
度を上げることができる効果がある。

【図面の簡単な説明】

第１図は、本発明による間欠送信回路の１実施例のブロ
ック図、第２図は、従来技術による間欠送信回路のブロ
ック図、第３図は、切換信号Ｖ_Ｃの波形図、第４図は、
送信モードのときの各部の波形図である。 （主な参照番号） １、２、３、１１、１２……分周回路 ４、７、１６、３０……切換回路 ５、１４……ラッチ回路 ６、２０……制御部、８、１５……デコーダ 100、100a……時間信号発生部 200……送信信号発生部 200b……送信部

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のフリップフロップを有し、クロック
   信号を受けて分周する第１の分周回路と、複数のフリッ
   プフロップを有し、前記クロック信号を受けて分周する
   第２の分周回路と、複数のフリップフロップを有する第
   ３の分周回路と、入力信号をラッチするラッチ回路と、
   前記第１の分周回路の複数のフリップフロップのうちの
   特定のフリップフロップの出力と、前記第２の分周回路
   の複数のフリップフロップのうちの特定のフリップフロ
   ップの出力とを受けて、前記ラッチ回路の出力信号に従
   って切換えて出力する第１の切換回路と、前記第３の分
   周回路の複数のフリップフロップのうちの特定のフリッ
   プフロップの出力を受けて、待機モードと送信モードを
   切換えるための切換信号を出力する制御部と、前記第２
   の分周回路の複数のフリップフロップのうちの特定のフ
   リップフロップの出力と前記第１の切換回路の出力とを
   受けて、前記切換信号が待機モードを示しているときに
   は前記第２の分周回路の該出力を前記第３の分周回路に
   クロック入力として出力し、前記切換信号が送信モード
   を示しているときには前記第２の切換回路の出力を前記
   第３の分周回路にクロック入力として出力すると共に、
   前記第２の分周回路の複数のフリップフロップのうちの
   特定のフリップフロップの出力を前記ラッチ回路にラッ
   チ信号として供給する第１の切換回路と、前記第３の分
   周回路の特定の複数のフリップフロップの出力をデコー
   ドして、送信波形のレベル信号を出力するデコーダ回路
   とを具備しており、前記切換信号が待機モードを示して
   いるとき、前記第２の分周回路と第３の分周回路とが直
   列に結合されて、時間信号発生部を構成して、前記第３
   の分周回路の複数のフリップフロップのうちの特定のフ
   リップフロップが前記制御部に時間信号を出力し、一
   方、前記切換信号が送信モードを示しているとき、前記
   第１の分周回路と第２の分周回路と第３の分周回路とラ
   ッチ回路とデコーダ回路とが送信部を構成して、前記デ
   コード回路から送信波形のレベル信号を出力することを
   特徴とする間欠送信回路。