JPH0628044B2 - データ転送システム - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、マイクロコンピュータのメモリアクセス方
式に係わるもので、特に連続したメモリアドレスに格納
されている複数の命令語またはデータ語を、マイクロコ
ンピュータ内にキャシュとして記憶する構造を有するマ
イクロプロセッサを用いたデータ転送システムに関す
る。

〔発明の技術的背景〕

従来、マイクロコンピュータ（以下単にＣＰＵと称す）
が命令語またはデータ語をメモリにアクセスする場合、
目的とする語の格納されているメモリアドレスを出力
し、その後データの書き込みまたは読み出しを行なって
いる。しかし、ＣＰＵの機能向上に伴なって、アドレス
幅、データ幅がそれぞれ１６〜３２ビットと増大してお
り、これらのアドレスバスおよびデータバスをそれぞれ
独立したピンに割り当てることは、ＣＰＵのパッケージ
における端子数の増加を招く。このため、アドレスおよ
びデータを同一のピンに割り当て、時分割で使用する方
式が多く取られている（例えばインテル社の8086等）。

ところで、ＣＰＵ内のキャシュメモリは、外部メモリに
比べ高速にアクセスすることができることから、データ
または命令語のための大容量のキャシュを内蔵する傾向
にある。

第５図は、上述した時分割方式を実現するための構成例
を示すもので、図において、１１はＣＰＵ、１２はメモ
リ、１３はバッファ回路、１４はアドレスラッチ回路、
ＡＤＢはアドレス・データバス、ＤＢはデータバス、Ａ
Ｂはアドレスバス、Ｒ／Ｗはリード／ライトモード線、
ＡＬＥはアドレスラッチイネーブル信号である。

上記のような構成において、データの書き込み時には、
第６図のタイミングチャートに示すように、ＣＰＵ１１
からアドレスラッチ回路１４にハイ（“Ｈ”）レベルの
アドレスラッチイネーブル信号ＡＬＥが出力され、この
ＣＰＵ１１から出力されるアドレス信号がアドレス・デ
ータバスＡＤＢを介して上記アドレスラッチ回路１４に
ラッチされる。次に、ライトモード信号Ｗが“Ｈ”レベ
ルとなると、上記アドレスラッチ回路１４にラッチされ
たアドレス信号が、アドレスバスＡＢを介してメモリ１
２に供給されて所定のアドレスが設定され、ＣＰＵ１１
から出力される書き込みデータがアドレス・データバス
ＡＤＢ、バッファ回路１３およびデータバスＤＢを介し
てメモリ１２に書き込まれる。

一方、データの読み出し時には、第７図のタイミングチ
ャートに示すように、書き込み時と同様に、まず、ＣＰ
Ｕ１１からアドレスラッチ回路１４に“Ｈ”レベルのア
ドレスラッチイネーブル信号ＡＬＥが出力され、ＣＰＵ
１１から出力されるアドレス信号がアドレス・データバ
スＡＤＢを介して上記アドレスラッチ回路１４にラッチ
される。次に、リードモード信号Ｒが“Ｈ”レベルとな
ると、上記アドレスラッチ回路１４にラッチされたアド
レス信号がアドレスバスＡＢを介してメモリ１２に供給
されて所定のアドレスが設定され、メモリ１２から出力
される読み出しデータがデータバスＤＢ、バッファ回路
１３およびアドレス・データバスＡＤＢをそれぞれ介し
てＣＰＵ１１に読み込まれる。

ここで、プログラムの特性として、短い時間間隔内では
アクセスするデータおよび命令は比較的限られたアドレ
スの空間内に分布するということが知られており（アク
セスのローカリティ）、この特性を生かすために、前記
データまたは命令キャシュは連続したアドレス空間内に
対応させることが多い。

〔背景技術の問題点〕

ところで、上述したような、連続したアドレス空間を順
次アクセスしてキャシュとメモリ間のデータ転送を行な
う場合には、各データ毎にアドレスを出力する従来のメ
モリアクセス方式では、アドレスを出力する時間が全デ
ータ転送時間に占る割合が大きくなる欠点がある。この
ため、高速なデータ転送を実現する阻げとなっている。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速なデータ転送を実現でき
るデータ転送システムを提供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、キャシュメモリ、このキャシュメモリのアドレ
スを保持、カウントアップするキャシュメモリアドレス
カウンタ、アドレス・データマルチプレクサ、およびデ
ータ転送毎に更新される外部メモリアドレスカウンタを
有するＣＰＵと、アドレス・データマルチプレクサ、メ
モリアドレスを保持、カウントアップするメモリアドレ
スカウンタ、およびメモリ本体をそれぞれ有する複数の
外部メモリ装置と、上記ＣＰＵのアドレス・データマル
チプレクサと各外部メモリ装置のアドレス・データマル
チプレクサ間にそれぞれ設けられ、各外部メモリ装置の
アドレスとデータとが時分割に多重転送されるアドレス
・データバスと、このアドレス・データバス上にアドレ
スが出力されていることを上記ＣＰＵから各外部メモリ
装置に示すアドレスラッチ線と、上記各外部メモリ装置
におけるデータの読み出しまたは書き込み状態を示すリ
ード／ライトモード線と、上記ＣＰＵから各外部メモリ
装置へデータの読み出しまたは書き込み要求が生じたこ
とを示すアクセス要求線と、上記各外部メモリ装置から
ＣＰＵに対して要求に対する処理が終了したことを示す
アクセス受理線と、上記各外部メモリ装置からＣＰＵに
対してアドレスの出力を要求するためのアドレス要求線
とでマイクロプロセッサを構成している。

そして、上記キャシュメモリと各外部メモリ装置との間
で連続したメモリアドレスのデータ転送を行なう際に、
上記ＣＰＵから外部メモリ装置へメモリ本体のアクセス
開始アドレスのみを出力し、データ毎のメモリアドレス
は出力しないようにしている。また、複数の外部メモリ
装置に跨がったアドレス空間をアクセスする場合には、
外部メモリ装置間のアドレスの境界で外部メモリ装置か
ら上記アドレス要求線を介してＣＰＵにアドレスの出力
を要求することにより、上記ＣＰＵの外部メモリアドレ
スカウンタから次の外部メモリ装置に再度アドレスを出
力し、外部メモリ装置を引き継ぐようにしている。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図において、１５はＣＰＵで、このＣＰＵ１
５にはキャシュメモリアドレスカウンタ１６、アドレス
・データマルチプレクサ１７およびキャシュメモリ１８
が内蔵されている。上記キャシュメモリアドレスカウン
タ１６とキャシュメモリ１８とはキャシュアドレスバス
ＣＡＢにより接続され、アドレス・データマルチプレク
サ１７とキャシュメモリ１８とはデータバスＤＢ_ａによ
って接続されている。また、外部メモリ装置１９は、メ
モリアドレスカウンタ２０、アドレス・データマルチプ
レクサ２１およびメモリ本体２２から構成され、メモリ
本体２２はデータバスＤＢ_ｂによりアドレス・データマ
ルチプレクサ２１と、アドレスバスＡＢによりメモリア
ドレスカウンタ２０とそれぞれ接続されている。上記Ｃ
ＰＵ１５とメモリ装置１９は、アドレスデータバスＡＤ
Ｂ、アドレスラッチ線ＡＬ、リード／ライトモード線Ｒ
／Ｗ、アクセス要求線ＡＣＹおよびアクセス受理線ＡＣ
Ｊにより互いに接続されている。

上記アドレス・データマルチプレクサ１７、２１はそれ
ぞれ、アドレス信号とデータ信号とを時分割に転送する
ためのもので、アドレスラッチ線ＡＬが“オン”状態
（“Ｈ”レベル）である時は、アドレスデータバスＡＤ
Ｂ上にアドレス信号が出力され、他の期間にはデータ信
号がアドレスデータバスＡＤＢ上に出力される。そし
て、これらのデータが転送される方向は、リード／ライ
トモード線Ｒ／Ｗによって選択される。

また、キャシュメモリアドレスカウンタ１６は、アクセ
スするキャシュメモリのアドレスを保持し、かつデータ
の転送に従って順次次のアドレスを示すように増加され
る。

一方、メモリアドレスカウンタ２０は、アドレスラッチ
線ＡＬが“オン”状態である時のアドレスデータバスＡ
ＤＢ上の信号をアドレス信号としてラッチし、さらにデ
ータ転送に従って順次次のアドレスを示すように増加さ
れる。

また、リード／ライトモード線Ｒ／Ｗは、メモリへの書
き込みモードであるか、またはメモリからの読み出しモ
ードであるかを示すもので、ここでは書き込みモードを
“Ｈ”レベルで、読み出しモードをロー（“Ｌ”）レベ
ルでそれぞれ表わすものとする。

次に、上記のような構成において動作を説明する。ま
ず、メモリへの書き込み動作は、第２図のタイミングチ
ャートに示すように行なわれる。すなわち、ＣＰＵ１５
はデータの書き込みに先だちアドレスデータバスＡＤＢ
上に書き込みアドレス“Ａ”を出力するとともに、アド
レスラッチ線ＡＬを“オン”状態に設定し、キャシュメ
モリ１８の読み出しアドレス“Ｃ”をキャシュメモリア
ドレスカウンタ１６に設定する。また、リード／ライト
モード線Ｒ／Ｗの電位を“Ｌ”レベルに設定し、書き込
みモードであることを示す。一方、メモリ装置１９は、
アドレスラッチ線ＡＬが“オン”状態であることから、
アドレス・データバスＡＤＢ上の書き込みアドレス
“Ａ”をメモリアドレスカウンタ２０に読み込む。ＣＰ
Ｕ１５は、所定時間経過後、アドレスラッチ線ＡＬを
“オフ”（“Ｌ”レベル）する。

次に、ＣＰＵ１５は、キャシュアドレス“Ｃ”のデータ
をアドレス・データバスＡＤＢに出力するとともに、ア
クセス要求線ＡＣＹを“オン”にし、書き込みデータが
出力されていることを示す。この時、メモリ装置１９
は、アドレス・データバスＡＤＢ上のデータをメモリア
ドレス“Ａ”に書き込み、その動作終了を示すためにア
クセス受理線ＡＣＪを“オン”にするとともに、次のア
ドレスを示すようにメモリアドレスカウンタ２０をカウ
ントアップする。

これによって、ＣＰＵ１５はアクセス受理線ＡＣＪの
“オン”を受け取り、アクセス要求線ＡＣＹを“オフ”
し、キャシュメモリアドレスカウンタ１６をカウントア
ップする。そして、メモリ装置１９はアクセス要求線Ａ
ＣＹの“オフ”を受け、アクセス受理線ＡＣＪを“オ
フ”して１回のデータ転送を終了する。

次に、ＣＰＵ１５からキャシュアドレス“Ｃ＋１”のデ
ータをアドレス・データバスＡＤＢに出力し、アクセス
要求線ＡＣＹを“オン”にして書き込みデータが出力さ
れていることを示す。以下、上述した動作を必要な回数
だけ繰り返してデータの転送を行なう。

一方、メモリからの読み出しは、第３図のタイミングチ
ャートに示すようにして行なわれる。まず、ＣＰＵ１５
はメモリへの書き込み時と同様に、キャシュメモリアド
レスカウンタ１６、メモリアドレスカウンタ２０および
リード／ライトモード線Ｒ／Ｗを設定する。次に、ＣＰ
Ｕ１５はメモリからデータを読み出すためにアクセス要
求線ＡＣＹを“オン”に設定する。この時、メモリ装置
１９は、メモリアドレス“Ａ′”のデータを読み出し、
アドレス・データバスＡＤＢ上に出力し、アクセス受理
線ＡＣＪを“オン”にすることによりデータが有効であ
ることを示す。

次に、ＣＰＵ１５は、アクセス受理線ＡＣＪの“オン”
を受け取り、アドレス・データバスＡＤＢ上のデータを
キャシュメモリ１８に書き込み、アクセス要求線ＡＣＹ
を“オフ”するとともに、キャシュメモリアドレスカウ
ンタ１６を次アドレスを示すようにカウントアップす
る。メモリ装置１９は、アクセス要求線ＡＣＹの“オ
フ”を受け取り、アクセス受理線ＡＣＪを“オフ”する
とともに、メモリアドレスカウンタ２０をカウントアッ
プして１回のデータ転送を終了する。以下、上述した動
作を必要回数だけ繰り返してデータ転送を行なう。

前述したように、メモリへの書き込み動作および読み出
し動作においては、アクセス要求線ＡＣＹとアクセス受
理線とがハンドシェークを行ないながらデータ転送を行
なう。

従って、このようなメモリアクセス方式のマイクロプロ
セッサでは、ＣＰＵとメモリとの間のデータ転送の際、
データ転送に先立ってアクセス開始アドレスを１回だけ
メモリ装置に伝え、メモリ装置およびＣＰＵ内のアドレ
スカウンタにより連続したアドレス空間をアクセスする
ように構成しているので、連続したデータを移動する場
合には各データのアドレスを毎回ＣＰＵから出力する必
要がない。従って、アドレス・データバス上にはデータ
のみが出力されるので、高速なデータ転送を行なうこと
ができる。

また、上述した構成に加えて、ＣＰＵ１５に図示しない
外部メモリアドレスカウンタとアドレス要求線を設けて
いる。このような構成によれば、データ転送の途中であ
っても転送すべきメモリアドレスを出力することがで
き、異なったメモリ装置にまたがるアドレス空間に対し
データ転送を行なう場合であってもその境界で再度アド
レスが出力され、メモリ装置を引き継ぐことができる。
すなわち、第４図のタイミングチャートに示すように、
データ転送開始アドレス“Ａ”がメモリ装置１９_１の中
に存在し、引き続くアドレスの一部“Ａ＋２”以後のア
ドレスが他のメモリ装置１９_２に存在する場合、メモリ
装置１９_１の最終アドレス“Ａ＋１”になった時にメモ
リ装置１９_１はアドレス要求線を“オン”する。これに
よって、ＣＰＵ１５は“Ａ＋２”のアドレスに転送され
るデータを出力する前に外部メモリアドレスカウンタの
内容を出力し、そのアドレスはメモリ装置１９_２に引き
継がれる。

なお、上記実施例ではリード／ライトモード線とアクセ
ス要求線とを分離したが、リード要求線およびライト要
求線に分け、それぞれデータの読み出し時、書き込み時
にアクセス受理線とハンドシェークを行なうように構成
しても良い。

また、メモリアドレスカウンタ２０は、全アドレスビッ
トを保持、カウントアップするように構成したが、ダイ
ナミックＲＡＭで広く採用されているページモードを有
効に利用するため、アドレスの上位ビットをロウ・アド
レスとしてＤ−ＲＡＭにロードして下位アドレスのみを
保持、カウントアップし、カラムアドレスとしてデータ
転送毎にＤ−ＲＡＭに入力する方式であっても良い。

〔発明の効果〕

以上説明したようにこの発明によれば、高速なデータ転
送を実現できるデータ転送システムが得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるデータ転送システ
ムを説明するためのブロック図、第２図は上記第１図の
データ転送システムにおけるメモリへのデータの書き込
み動作を説明するためのタイミングチャート、第３図は
上記第１図のデータ転送システムにおけるメモリからの
データの読み出し動作を説明するためのタイミングチャ
ート、第４図は上記第１図のデータ転送システムにおい
て複数のメモリ装置を使用する際の動作を説明するため
のタイミングチャート、第５図は従来のデータ転送シス
テムを説明するためのブロック図、第６図は上記第５図
のデータ転送システムにおけるメモリへのデータの書き
込み動作を説明するためのタイミングチャート、第７図
は上記第５図のデータ転送システムにおけるメモリから
のデータの読み出し動作を説明するためのタイミングチ
ャートである。 １５…ＣＰＵ、１６…キャシュメモリアドレスカウン
タ、１７，２１…アドレス・データマルチプレクサ、１
８…キャシュメモリ、１９…メモリ装置、２０…メモリ
アドレスカウンタ、２２…メモリ本体、ＡＬ…アドレス
ラッチ線、ＡＤＢ…アドレス・データバス、Ｒ／Ｗ…リ
ード／ライトモード線、ＡＣＹ…アクセス要求線、ＡＣ
Ｊ…アクセス受理線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】キャシュメモリ、このキャシュメモリのア
   ドレスを保持、カウントアップするキャシュメモリアド
   レスカウンタ、アドレス・データマルチプレクサ、およ
   びデータ転送毎に更新される外部メモリアドレスカウン
   タを有するＣＰＵと、 アドレス・データマルチプレクサ、メモリアドレスを保
   持、カウントアップするメモリアドレスカウンタ、およ
   びメモリ本体をそれぞれ有する複数の外部メモリ装置
   と、 上記ＣＰＵのアドレス・データマルチプレクサと各外部
   メモリ装置のアドレス・データマルチプレクサ間にそれ
   ぞれ設けられ、各外部メモリ装置のアドレスとデータと
   が時分割に多重転送されるアドレス・データバスと、 このアドレス・データバス上にアドレスが出力されてい
   ることを上記ＣＰＵから各外部メモリ装置に示すアドレ
   スラッチ線と、 上記各外部メモリ装置におけるデータの読み出しまたは
   書き込み状態を示すリード／ライトモード線と、 上記ＣＰＵから各外部メモリ装置へデータの読み出しま
   たは書き込み要求が生じたことを示すアクセス要求線
   と、 上記各外部メモリ装置からＣＰＵに対して要求に対する
   処理が終了したことを示すアクセス受理線と、 上記各外部メモリ装置からＣＰＵに対してアドレスの出
   力を要求するためのアドレス要求線と を具備し、 上記キャシュメモリと各外部メモリ装置との間で連続し
   たメモリアドレスのデータ転送を行なう際に、上記ＣＰ
   Ｕから外部メモリ装置へメモリ本体のアクセス開始アド
   レスを出力し、データ毎のメモリアドレスは出力せず、
   複数の外部メモリ装置に跨がったアドレス空間をアクセ
   スする場合には、アクセス中の外部メモリ装置の最終ア
   ドレスになった時に、この外部メモリ装置から上記アド
   レス要求線を介してＣＰＵにアドレスの出力を要求する
   ことにより、上記ＣＰＵの外部メモリアドレスカウンタ
   から上記アドレス・データバス上に再度アドレスを出力
   し、このアドレスを次の外部メモリ装置のメモリアドレ
   スカウンタにラッチさせて外部メモリ装置を引き継ぐこ
   とを特徴とするデータ転送システム。