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JPH0628300B2 - Static electricity protection device for complementary MIS integrated circuit - Google Patents
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JPH0628300B2 - Static electricity protection device for complementary MIS integrated circuit - Google Patents

Static electricity protection device for complementary MIS integrated circuit

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Publication number
JPH0628300B2
JPH0628300B2 JP62200176A JP20017687A JPH0628300B2 JP H0628300 B2 JPH0628300 B2 JP H0628300B2 JP 62200176 A JP62200176 A JP 62200176A JP 20017687 A JP20017687 A JP 20017687A JP H0628300 B2 JPH0628300 B2 JP H0628300B2
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JP
Japan
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mis transistor
integrated circuit
static electricity
protection device
complementary
Prior art date
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JP62200176A
Other languages
Japanese (ja)
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JPS6442855A (en
Inventor
和樹 吉武
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Publication of JPH0628300B2 publication Critical patent/JPH0628300B2/en
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Expired - Lifetime legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型MIS集積回路の静電気保護装置に関
し、特に保護素子として用いられる定常時非導通のMI
Sトランジスタオゲート絶縁膜を保護するように形成さ
れる相補型MIS集積回路の静電気保護装置に関する。
Description: TECHNICAL FIELD The present invention relates to an electrostatic protection device for a complementary MIS integrated circuit, and in particular, a non-conducting MI at steady state used as a protection element.
The present invention relates to an electrostatic protection device for a complementary MIS integrated circuit formed so as to protect an S-transistor gate insulating film.

〔従来の技術〕[Conventional technology]

従来、この主の相補型MIS集積回路の静電気保護装置
においては、保護素子として定常時非導通のMISトラ
ンジスタが用いられており、前記MISトランジスタの
ゲートは、直接電源端子に金属配線により接続される
か、または、第3図に一例の回路図が示されるように、
内部回路に対する保護素子として作用するPチャネルM
ISトランジスタ1−1およびNチャネルMISトラン
ジスタ1−2に対して、それぞれ抵抗4−1および4−
2が接続されているのが一般である。
Conventionally, in this main electrostatic protection device for a complementary MIS integrated circuit, a MIS transistor which is non-conductive at a steady state is used as a protection element, and the gate of the MIS transistor is directly connected to a power supply terminal by a metal wiring. Or, as shown in FIG. 3 as an example circuit diagram,
P-channel M acting as a protection element for internal circuits
Resistors 4-1 and 4-are provided for the IS transistor 1-1 and the N-channel MIS transistor 1-2, respectively.
It is general that two are connected.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述した従来のMIS集積回路の静電気保護装置におい
ては、例えば保護素子として用いられているMISトラ
ンジスタのゲートが直接電源端子等に接続されている場
合には、静電気印加時にゲート絶縁膜に高電界が加わ
り、絶縁膜が破壊される可能性がある。特に、MISト
ランジスタのゲート絶縁膜の薄膜化にともない、その危
険性が更に増大してゆくという欠点がある。また、第3
図に示れるように、抵抗を接続する方法においては、そ
の抵抗値の設定が容易でないという欠点がある。
In the above-described conventional electrostatic protection device for a MIS integrated circuit, for example, when the gate of the MIS transistor used as a protection element is directly connected to the power supply terminal or the like, a high electric field is applied to the gate insulating film when static electricity is applied. In addition, the insulating film may be destroyed. In particular, there is a drawback that the risk is further increased as the gate insulating film of the MIS transistor is made thinner. Also, the third
As shown in the figure, the method of connecting resistors has a drawback in that it is not easy to set the resistance value.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の相補型MIS集積回路の静電気保護装置は、相
補型MIS集積回路の端子の静電気に対する保護素子と
して、定常時非導通のMISトランジスタを用いる静電
気保護装置において、前記MISトランジスタを非導通
状態とするために、前記MISトランジスタのゲート電
極に所定の電位を供給する、同一電源系の相補型MIS
トランジスタから成るインバータを備えて構成される。
A static electricity protection device for a complementary MIS integrated circuit according to the present invention is a static electricity protection device that uses a MIS transistor that is normally non-conducting as a protection element against static electricity at a terminal of the complementary MIS integrated circuit. In order to achieve this, a complementary MIS of the same power supply system for supplying a predetermined potential to the gate electrode of the MIS transistor
It is configured with an inverter composed of transistors.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図は本発明の第1の実施例の回路図である。第1図
に示されるように、本実施例は、抵抗3を介して端子5
1に連結される内部回路に対応して、PチャンネルMI
Sトランジスタ1−1と、NチャネルMISトランジス
タ1−2と、インバータ2−1および2−2と、を備え
て構成される。
FIG. 1 is a circuit diagram of the first embodiment of the present invention. As shown in FIG. 1, in this embodiment, the terminal 5 is connected via the resistor 3.
P channel MI corresponding to the internal circuit connected to 1.
The S-transistor 1-1, the N-channel MIS transistor 1-2, and the inverters 2-1 and 2-2 are provided.

第1図において、PチャネルMISトランジスタ1−1
およびNチャネルMISトランジスタ1−2は、内部回
路に対する保護素子の役割を負っており、それぞれのM
ISトランジスタのゲート電位は、それぞれ相補型MI
Sトランジスタから成るインバータ2−1および2−2
を介して供給される。
In FIG. 1, a P-channel MIS transistor 1-1 is provided.
The N-channel MIS transistor 1-2 and the N-channel MIS transistor 1-2 play a role of protection elements for the internal circuit.
The gate potentials of IS transistors are complementary MI.
Inverters 2-1 and 2-2 composed of S transistors
Is supplied via.

今、端子51と接地電源との間に正の静電気が印加され
た場合を考える。NチャネルMISトランジスタ1−2
のドレンインとゲートとの間に一時的に高電界が加わる
が、ドレインとゲート間のカップリング容量を介して交
流的な電流が流れ、相補型のインバータ2−2を通して
接地電源に放出される。この時、NチャネルMISトラ
ンジスタ1−2と、インバータ2−2を形成する相補型
MISトランジスタのβの値をβ1-2 およびβ2-2
し、β2-2 ≦β1-2 /10程度の関係に設定しておくこ
とにより、上述の放電時のインバータ2−2のオン抵抗
を十分に高くし、NチャネルMISトランジスタ1−2
のゲートとドレイン間の電界を十分に低く抑えることが
可能となる。また、電源電圧VDDが供給される電源と端
子51との間に負の静電気が印加された場合において
も、同様にPチャネルMISトランジスタ1−1のゲー
トとドレインとの間の電界は十分に低い値に抑制され
る。従って、本発明により、内部回路に対する保護素子
として作用するPチャネルMISトランジスタ1−1お
よびNチャネルMISトランジスタ1−2のゲート絶縁
膜に対する保護能力が著しく高められる。
Now, consider a case where positive static electricity is applied between the terminal 51 and the ground power supply. N-channel MIS transistor 1-2
Although a high electric field is temporarily applied between the drain in and the gate, an AC current flows through the coupling capacitance between the drain and the gate and is discharged to the ground power source through the complementary inverter 2-2. At this time, the β values of the N-channel MIS transistor 1-2 and the complementary MIS transistor forming the inverter 2-2 are β 1-2 and β 2-2, and β 2-2 ≦ β 1-2 / 10 By setting the relationship in the order of magnitude, the on-resistance of the inverter 2-2 at the time of the above-described discharge can be made sufficiently high, and the N-channel MIS transistor 1-2 can be obtained.
It is possible to suppress the electric field between the gate and the drain of the device sufficiently low. Even when negative static electricity is applied between the power supply to which the power supply voltage V DD is supplied and the terminal 51, the electric field between the gate and the drain of the P-channel MIS transistor 1-1 is similarly sufficient. It is suppressed to a low value. Therefore, according to the present invention, the ability to protect the gate insulating films of the P-channel MIS transistor 1-1 and the N-channel MIS transistor 1-2 that act as protection elements for the internal circuit is significantly enhanced.

なお、PチャネルMISトランジスタ1−1およびNチ
ャネルMISトランジスタ1−2の大きさ(β∝W)に
比例して、インバータ2−1およびβの値を設計するこ
とができるため、第3図に示される従来例の抵抗値を設
定する場合に比較して設計が容易であるという利点があ
る。すなわち、本発明により、保護素子として作用する
MISトランジズタのゲート絶縁膜に対する保護能力が
高められ、且つ設計の容易な静電気保護回路が実現され
る。
Note that the values of the inverters 2-1 and β can be designed in proportion to the sizes (β∝W) of the P-channel MIS transistor 1-1 and the N-channel MIS transistor 1-2. There is an advantage that the design is easy as compared with the case of setting the resistance value of the conventional example shown. That is, according to the present invention, the protection capability of the MIS transistor acting as a protection element with respect to the gate insulating film is enhanced, and an electrostatic protection circuit which is easy to design is realized.

第2図は本発明の第2の実施例の回路図である。FIG. 2 is a circuit diagram of the second embodiment of the present invention.

第2図に示されるように、本実施例は、抵抗3を介して
端子51に連結される内部回路に対応して、Pチャネル
MISトランジスタ1−1と、NチャネルMISトラン
ジスタ1−2と、インバータ2−1および2−2と、抵
抗4−1および4−2と、を備えて構成される。
As shown in FIG. 2, in the present embodiment, a P-channel MIS transistor 1-1, an N-channel MIS transistor 1-2, and a P-channel MIS transistor 1-1 are provided corresponding to the internal circuit connected to the terminal 51 via the resistor 3. The inverters 2-1 and 2-2 and the resistors 4-1 and 4-2 are provided.

第2図より明らかなように、第2の実施例の前記第1の
実施例と異なる点は、ゲート電位供給用のインバータ2
−1の入力側と接地電源との間に抵抗4−1が挿入さ
れ、インバータ2−2の入力側と電源との間に抵抗4−
2が挿入されていることである。この抵抗4−1および
4−2付加により、インバータ2−1および2−2のゲ
ート絶縁膜に対する保護能力が更に向上され、前記第1
の実施例に比較して更に高信頼度の集積回路が実現され
るという利点がある。
As is apparent from FIG. 2, the difference between the second embodiment and the first embodiment is that the inverter 2 for supplying the gate potential is used.
A resistor 4-1 is inserted between the input side of -1 and the ground power source, and a resistor 4-is inserted between the input side of the inverter 2-2 and the power source.
2 is inserted. By adding the resistors 4-1 and 4-2, the protection ability of the inverters 2-1 and 2-2 with respect to the gate insulating film is further improved.
There is an advantage that an integrated circuit with higher reliability can be realized as compared with the above embodiment.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明は静電気に対する保護素子
として作用する定常時非導通のMISトランジスタのゲ
ート電位を、同一電源系の相補型MISトランジスタか
ら成るインバーターを介して供給することにより、保護
素子としての前記MISトランジスタのゲート絶縁膜に
対する保護能力を高め、高信頼度の集積回路を提供する
ことができるという効果がある。
As described above, according to the present invention, the gate potential of the non-conductive MIS transistor, which acts as a protection element against static electricity, is supplied through the inverter composed of the complementary MIS transistors of the same power supply system to provide a protection element. There is an effect that the protection capability for the gate insulating film of the MIS transistor can be enhanced and a highly reliable integrated circuit can be provided.

【図面の簡単な説明】[Brief description of drawings]

第1図および第2図は、それぞれ本発明の第1および第
2の実施例の回路図、第3図は、従来の相補型MIS集
積回路の静電気保護装置の回路図である。 図において、1−1……PチャネルMISトランジス
タ、1−2……NチャネルMISトランジスタ、2−
1、2−2……インバータ、3、4−1、4−2……抵
抗。
1 and 2 are circuit diagrams of the first and second embodiments of the present invention, respectively, and FIG. 3 is a circuit diagram of a conventional electrostatic protection device for a complementary MIS integrated circuit. In the figure, 1-1 ... P-channel MIS transistor, 1-2 ... N-channel MIS transistor, 2-
1, 2-2 ... Inverter, 3, 4-1, 4-2 ... Resistor.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】相補型MIS集積回路の端子の静電気に対
する保護素子として、定常時非導通のMISトランジス
タを用いる静電気保護装置において、前記MISトラン
ジスタを非導通状態とするために、前記MISトランジ
スタのゲート電極に所定の電位を供給する、同一電源系
の相補型MISトランジスタから成るインバータを備え
ることを特徴とする相補型MIS集積回路の静電気保護
装置。
1. A static electricity protection device using a MIS transistor which is non-conducting in a steady state as a protection element against static electricity of a terminal of a complementary MIS integrated circuit, in order to bring the MIS transistor into a non-conducting state, a gate of the MIS transistor is provided. An electrostatic protection device for a complementary MIS integrated circuit, comprising: an inverter composed of complementary MIS transistors of the same power supply system for supplying a predetermined potential to electrodes.
JP62200176A 1987-08-10 1987-08-10 Static electricity protection device for complementary MIS integrated circuit Expired - Lifetime JPH0628300B2 (en)

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JPS6442855A JPS6442855A (en) 1989-02-15
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