JPH07101710B2 - MIS integrated circuit electrostatic protection device - Google Patents
MIS integrated circuit electrostatic protection deviceInfo
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- 230000005611 electricity Effects 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMIS（Metal Insulation Semiconductor）集積
回路の静電気保護装置に関し、特に、静電気印加時にMI
S集積回路に生じ易い絶縁膜破壊を防止するMIS集積回路
の静電気保護装置に関する。Description: TECHNICAL FIELD The present invention relates to an electrostatic protection device for a MIS (Metal Insulation Semiconductor) integrated circuit, and more particularly, to MI when static electricity is applied.
The present invention relates to a static electricity protection device for an MIS integrated circuit that prevents damage to an insulating film that tends to occur in an S integrated circuit.
従来、この種のMIS集積回路の静電気保護装置において
は、保護素子として定常時非導通のMISトランジスタが
用いられており、前記MISトランジスタのゲートは、直
接電源端子に金属配線により接続されるか、または、第
３図に一例の回路図が示されるように、内部回路に対す
る保護素子として作用するＰチャネルMISトランジスタ
１−１およびＮチャネルMISトランジスタ１−２に対し
て、それぞれ抵抗４−１および４−２が接続されている
のが一般である。Conventionally, in this type of MIS integrated circuit electrostatic protection device, a MIS transistor that is normally non-conducting is used as a protection element, and the gate of the MIS transistor is directly connected to a power supply terminal by a metal wiring, or Alternatively, as shown in the circuit diagram of FIG. 3, resistors 4-1 and 4 are provided for the P-channel MIS transistor 1-1 and the N-channel MIS transistor 1-2, respectively, which act as protection elements for the internal circuit. In general, -2 is connected.
上述した従来のMIS集積回路の静電気保護装置において
は、例えば保護素子として用いられているMISトランジ
スタとゲートが直接電源端子等に接続されている場合に
は、静電気印加時にゲート絶縁膜に高電界が加わり、絶
縁膜が破壊される可能性があり。特に、MISトランジス
タのゲート絶縁膜の薄膜化にともない。その危険性が更
に増大してゆくという欠点がある。また、第３図に示さ
れるように、抵抗を接続する方法においては、その抵抗
値の設定が容易でないという欠点がある。In the conventional electrostatic protection device for a MIS integrated circuit described above, for example, when the MIS transistor used as a protection element and the gate are directly connected to the power supply terminal or the like, a high electric field is applied to the gate insulating film when static electricity is applied. In addition, the insulation film may be destroyed. Particularly, with the thinning of the gate insulating film of the MIS transistor. There is a drawback that the risk increases further. Further, as shown in FIG. 3, the method of connecting the resistors has a drawback that it is not easy to set the resistance value.
本発明のMIS集積回路の静電気保護装置は、MIS集積回路
の入力端子の静電気に対する保護素子として、定常時非
導通のMISトランジスタを用いる静電気保護装置におい
て、ソースが高電位電源に接続され、ドレインが入力端
子に接続される第１のＰチャネルMISトランジスタと、
ドレイン前記入力端子に接続され、ソースが低電位電源
に接続される第１のＮチャネルMISトランジスタと、ソ
ースが前記高電位電源に接続され、ゲートが直接または
所定の抵抗を介して前記低電位電源に接続されて、ドレ
インが前記第１のＰチャネルMISトランジスタのゲート
に接続される第２のＰチャネルMISトランジスタと、ド
レインが前記第２のＮチャネルMISトランジスタのゲー
トに接続され、ゲートが直接または所定の抵抗を介して
前記高電位電源に接続されて、ソースが前記低電位電源
に接続される第２のＮチャネルMISトランジスタとを備
えて構成される。The electrostatic protection device for a MIS integrated circuit of the present invention is an electrostatic protection device that uses a MIS transistor that is non-conducting in a steady state as a protection element against static electricity at an input terminal of the MIS integrated circuit. A first P-channel MIS transistor connected to the input terminal,
A first N-channel MIS transistor having a drain connected to the input terminal and a source connected to a low potential power source; and a source connected to the high potential power source and a gate connected directly or via a predetermined resistor to the low potential power source. A second P-channel MIS transistor having a drain connected to the gate of the first P-channel MIS transistor and a drain connected to the gate of the second N-channel MIS transistor, the gate being directly or A second N-channel MIS transistor, which is connected to the high-potential power supply via a predetermined resistor and has a source connected to the low-potential power supply, is configured.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の回路図で、相補型MIS
集積回路の入力端子保護用として用いる場合の適用例で
ある。第１図に示されるように本実施例は、端子51およ
び抵抗３を介して端子51に接続される内部回路に対応し
て、ＰチャネルMISトランジスタ１−１および２−１
と、ＮチャネルMISトランジスタ１−２および２−２
と、を備えて構成される。FIG. 1 is a circuit diagram of the first embodiment of the present invention, which is a complementary MIS.
This is an application example when it is used for protection of an input terminal of an integrated circuit. As shown in FIG. 1, in this embodiment, P-channel MIS transistors 1-1 and 2-1 are provided corresponding to the internal circuit connected to the terminal 51 via the terminal 51 and the resistor 3.
And N-channel MIS transistors 1-2 and 2-2
And are configured.
第１図において、ＰチャネルMISトランジスタ１−１お
よびＮチャネルMISトランジスタ１−２は、内部回路に
対する保護素子の役割を負っており、それぞれ定常時に
非導通のMISトランジスタとして作用する。ＰチャネルM
ISトランジスタ２−１およびＮチャネルMISトランジス
タ２−２は、それぞれＰチャネルMISトランジスタ１−
１およびＮチャネルMISトランジスタ１−２に対してゲ
ート電位を供給するように構成されている。In FIG. 1, a P-channel MIS transistor 1-1 and an N-channel MIS transistor 1-2 have a role of protection elements for an internal circuit, and each of them functions as a non-conductive MIS transistor in a steady state. P channel M
The IS transistor 2-1 and the N-channel MIS transistor 2-2 are the P-channel MIS transistor 1-
The gate potential is supplied to the 1- and N-channel MIS transistors 1-2.
今、端子51と接地電源との間に正の静電気が印加された
場合について考える。ＮチャネルMISトランジスタ１−
２のドレインとゲートとの間に一時的に高電界が印加さ
れると、ドレインとゲートとの間のカップリング容量を
介して交流的な電流が流れ、ＮチャネルMISトランジス
タ２−２を通して接地電源に放出される。この時、Ｎチ
ャネルMISトランジスタ２−２においては、チャネルを
通して放電が行われるが、ＮチャネルMISトランジスタ
１−２および２−２のそれぞれのβの値をβ1-2および
β2-2とし、β2-2≦β1-2/10程度に設定しておくことに
より、前記チャネルによる放電時のオン抵抗を十分に高
くし、ＮチャネルMISトランジスタ１−２のゲートとド
レインとの間の電界を十分低い値に抑制することが可能
となる。また、電源電圧VDDが供給される電源と端子51
との間に負の静電気が印加された場合においても同様に
ＰチャネルMISトランジスタ１−１のゲートとドレイン
との間の電界は十分に低い値に抑制される。Now, consider a case where positive static electricity is applied between the terminal 51 and the ground power supply. N-channel MIS transistor 1-
When a high electric field is temporarily applied between the drain and the gate of the second transistor, an AC current flows through the coupling capacitance between the drain and the gate, and the ground power is supplied through the N-channel MIS transistor 2-2. Is released to. At this time, in the N-channel MIS transistor 2-2, discharge is performed through the channel, but the β values of the N-channel MIS transistors 1-2 and 2-2 are β 1-2 and β 2-2 , respectively. By setting about β 2-2 ≦ β 1-2 / 10, the on resistance at the time of discharge by the channel is sufficiently increased, and the electric field between the gate and drain of the N-channel MIS transistor 1-2 is increased. Can be suppressed to a sufficiently low value. In addition, the power supply to which the power supply voltage V DD is supplied and the terminal 51
Similarly, when negative static electricity is applied between and, the electric field between the gate and drain of the P-channel MIS transistor 1-1 is suppressed to a sufficiently low value.
なお、ＰチャネルMISトランジスタ１−１およびＮチャ
ネルMISトランジスタ１−２に大きさ（β∝Ｗ）に比例
して、ゲート電位供給用のＰチャネルMISトランジスタ
２−１およびＮチャネルMISトランジスタ２−２のβの
値を設計することが可能となるため、第３図に示される
従来例の抵抗値を設定する場合に比較して設計が容易で
あり、且つゲート絶縁膜の保護能力の高い集積回路が実
現される。The P-channel MIS transistor 2-1 and the N-channel MIS transistor 2-2 for supplying the gate potential are proportional to the size (β∝W) of the P-channel MIS transistor 1-1 and the N-channel MIS transistor 1-2. Since it is possible to design the value of β of the integrated circuit, the design is easier than the case of setting the resistance value of the conventional example shown in FIG. Is realized.
第２図は本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of the second embodiment of the present invention.
第２図に示されるように、本実施例は、端子51および抵
抗３を介し端子51に接続される内部回路に対応して、Ｐ
チャネルMISトランジスタ１−１および２−１と、Ｎチ
ャネルMISトランジスタ２−１および２−２と、抵抗４
−１および４−２と、を備えて構成される。As shown in FIG. 2, this embodiment corresponds to the internal circuit connected to the terminal 51 via the terminal 51 and the resistor 3, and
Channel MIS transistors 1-1 and 2-1, N-channel MIS transistors 2-1 and 2-2, and resistor 4
-1 and 4-2.
第２図において明らかなように、第２の実施例の前記第
１の実施例と異なる点は、ゲート電位供給用のＰチャネ
ルMISトランジスタ２−１のゲートと接地電源との間に
抵抗４−１が挿入され、ＮチャネルMISトランジスタ２
−２のゲートと電源との間に抵抗４−２が挿入されてい
ることである。この抵抗４−１および４−２の付加によ
り、ゲート絶縁膜に対する保護能力が向上され、前記第
１の実施例に比較して更に高信頼度の集積回路が実現さ
れるという利点がある。As is apparent from FIG. 2, the difference between the second embodiment and the first embodiment is that a resistor 4-is provided between the gate of the P-channel MIS transistor 2-1 for supplying the gate potential and the ground power supply. 1 is inserted and the N channel MIS transistor 2
That is, the resistor 4-2 is inserted between the -2 gate and the power supply. The addition of the resistors 4-1 and 4-2 has an advantage that the protection ability for the gate insulating film is improved and an integrated circuit with higher reliability is realized as compared with the first embodiment.
以上説明したように、本発明は静電気に対する保護素子
として作用する定常時非導通のMISトランジスタのゲー
ト電位を、定常時導通状態の同一導電型MISトランジス
タを介して供給することにより、保護素子として作用す
る定常時非導通のMISトランジスタのゲート絶縁膜保護
能力を向上させ、高信頼度の集積回路を提供することが
できるという効果がある。As described above, the present invention acts as a protection element by supplying the gate potential of the MIS transistor that is non-conducting in the steady state and acts as a protection element against static electricity through the same conductivity type MIS transistor that is in the conducting state in the steady state. There is an effect that it is possible to provide a highly reliable integrated circuit by improving the gate insulating film protection ability of the MIS transistor that is non-conducting in the steady state.
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、従来のMIS集積回路の
静電気保護装置の回路図である。 図において、１−1,2−１……ＰチャネルMISトランジス
タ、１−2,2−２……ＮチャネルMISトランジスタ、3,4
−1,4−２……抵抗。1 and 2 are circuit diagrams of the first and second embodiments of the present invention, respectively, and FIG. 3 is a circuit diagram of a conventional electrostatic protection device for a MIS integrated circuit. In the figure, 1-1,2-1 ... P-channel MIS transistor, 1-2,2-2 ... N-channel MIS transistor, 3,4
-1,4-2 ... Resistance.
Claims (1)
保護素子として、定常時非導通のMISトランジスタを用
いる静電気保護装置において、 ソースが高電位電源に接続され、ドレインが入力端子に
接続される第１のＰチャネルMISトランジスタと、 ドレイン前記入力端子に接続され、ソースが低電位電源
に接続される第１のＮチャネルMISトランジスタと、 ソースが前記高電位電源に接続され、ゲートが直接また
は所定の抵抗を介して前記低電位電源に接続されて、ド
レインが前記第１のＰチャネルMISトランジスタのゲー
トに接続される第２のＰチャネルMISトランジスタと、 ドレインが前記第２のＮチャネルMISトランジスタのゲ
ートに接続され、ゲートが直接または所定の抵抗を介し
て前記高電位電源に接続されて、ソースが前記低電位電
源に接続される第２のＮチャネルMISトランジスタと、 を備えて構成されることを特徴とするMIS集積回路の静
電気保護装置。1. A static electricity protection device using a MIS transistor which is non-conducting in a steady state as a protection element against static electricity of an input terminal of a MIS integrated circuit, wherein a source is connected to a high potential power source and a drain is connected to an input terminal. No. 1 P-channel MIS transistor, a drain connected to the input terminal, a source connected to the low potential power source, a first N-channel MIS transistor, a source connected to the high potential power source, and a gate directly or at a predetermined level. A second P-channel MIS transistor having a drain connected to the gate of the first P-channel MIS transistor connected to the low-potential power supply via a resistor; and a drain having a gate of the second N-channel MIS transistor. The gate is connected to the high potential power source directly or through a predetermined resistor, and the source is connected to the low potential power source. A second N-channel MIS transistor connected to the MIS integrated circuit, and a static electricity protection device for the MIS integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62192828A JPH07101710B2 (en) | 1987-07-31 | 1987-07-31 | MIS integrated circuit electrostatic protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62192828A JPH07101710B2 (en) | 1987-07-31 | 1987-07-31 | MIS integrated circuit electrostatic protection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436060A JPS6436060A (en) | 1989-02-07 |
| JPH07101710B2 true JPH07101710B2 (en) | 1995-11-01 |
Family
ID=16297654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62192828A Expired - Lifetime JPH07101710B2 (en) | 1987-07-31 | 1987-07-31 | MIS integrated circuit electrostatic protection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101710B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277265A (en) * | 1989-04-18 | 1990-11-13 | Nec Corp | Input protecting circuit for semiconductor integrated circuit |
| JPH03154380A (en) * | 1989-11-10 | 1991-07-02 | Matsushita Electric Ind Co Ltd | Surge protective circuit |
| US5110441A (en) * | 1989-12-14 | 1992-05-05 | Monsanto Company | Solid state ph sensor |
| US5271820A (en) * | 1992-06-19 | 1993-12-21 | Monsanto Company | Solid state pH sensor |
| US7271989B2 (en) * | 2004-06-03 | 2007-09-18 | Altera Corporation | Electrostatic discharge protection circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101063U (en) * | 1978-12-30 | 1980-07-14 |
-
1987
- 1987-07-31 JP JP62192828A patent/JPH07101710B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436060A (en) | 1989-02-07 |
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