JPH0628341B2 - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
- Publication number
- JPH0628341B2 JPH0628341B2 JP3116586A JP3116586A JPH0628341B2 JP H0628341 B2 JPH0628341 B2 JP H0628341B2 JP 3116586 A JP3116586 A JP 3116586A JP 3116586 A JP3116586 A JP 3116586A JP H0628341 B2 JPH0628341 B2 JP H0628341B2
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- Japan
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- comparison circuit
- comparison
- converter
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- signal
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- Expired - Lifetime
Links
- 238000013139 quantization Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ−Ｄ変換器に関し、特に全並列型のＡ−Ｄ変
換器に関する。
換器に関する。
全並列型のＡ−Ｄ変換器は通常半導体集積回路として構
成される。集積化において、多数の比較回路ブロックを
１列に配置するとパターンが細長くなりすぎるので、折
返して複数列に分割する配置方法がとられている。
成される。集積化において、多数の比較回路ブロックを
１列に配置するとパターンが細長くなりすぎるので、折
返して複数列に分割する配置方法がとられている。
第３図は、従来のかかるＡ−Ｄ変換器の一例の主なブロ
ックおよび布線の平面配置を示す説明図である。
ックおよび布線の平面配置を示す説明図である。
第３図に示す従来例は入力信号範囲０Ｖ〜−２Ｖの５ビ
ットのＡ−Ｄ変換器であり、比較回路ＣＭ1〜ＣＭ
32と、抵抗Ｒ1〜Ｒ32と、エンコーダ（図示せず）とを
備えて構成されている。
ットのＡ−Ｄ変換器であり、比較回路ＣＭ1〜ＣＭ
32と、抵抗Ｒ1〜Ｒ32と、エンコーダ（図示せず）とを
備えて構成されている。
０Ｖが入力するパッドP0と、抵抗R1〜Ｒ32と、−２Ｖが
入力するパッドP1とが直列に接続され抵抗Ｒ17を底辺と
するＵ字状をなすように配置されている。この抵抗列の
両外側に、比較回路ＣＭ1〜ＣＭ32の列を中央部で折返
して形成した（それぞれ比較回路ＣＭ1〜ＣＭ16または
ＣＭ17〜ＣＭ32からなる）二つの比較回路列が配置され
ている。抵抗Ri（ｉは１〜３１の整数）と抵抗Ｒi+1と
の接続点が比較回路ＣＭiの量子化レベル入力端に接続
され、抵抗Ｒ32とパッドP1との接続点が比較回路ＣＭ32
の量子化レベル入力端に接続されている。パッドＰ0，
Ｐ1の両外側に入力信号Ｖinの入力する二つのパッドＰ
inが配置され、更にその両外側に二つのバッファ増幅回
路Ａとそれらにクロック信号ＣＬを入力するための二つ
のパッドＰCLとが配置されている。パッドＰinのそれぞ
れから入力信号線Ｌ1が一本ずつ、比較回路列の一つに
オーバーラップするように布線され、これら入力信号線
Ｌ１から分岐されて入力信号Ｖinが比較回路ＣＭ1から
比較回路ＣＭ16まで順次、また比較回路ＣＭ32から比較
回路ＣＭ17まで順次入力する。バッファ増幅回路Ａのそ
れぞれの出力端からクロック信号線Ｌ2が一本ずつ同様
にして布線され、クロック信号ＣＬが同様にして各比較
回路に入力する。
入力するパッドP1とが直列に接続され抵抗Ｒ17を底辺と
するＵ字状をなすように配置されている。この抵抗列の
両外側に、比較回路ＣＭ1〜ＣＭ32の列を中央部で折返
して形成した（それぞれ比較回路ＣＭ1〜ＣＭ16または
ＣＭ17〜ＣＭ32からなる）二つの比較回路列が配置され
ている。抵抗Ri（ｉは１〜３１の整数）と抵抗Ｒi+1と
の接続点が比較回路ＣＭiの量子化レベル入力端に接続
され、抵抗Ｒ32とパッドP1との接続点が比較回路ＣＭ32
の量子化レベル入力端に接続されている。パッドＰ0，
Ｐ1の両外側に入力信号Ｖinの入力する二つのパッドＰ
inが配置され、更にその両外側に二つのバッファ増幅回
路Ａとそれらにクロック信号ＣＬを入力するための二つ
のパッドＰCLとが配置されている。パッドＰinのそれぞ
れから入力信号線Ｌ1が一本ずつ、比較回路列の一つに
オーバーラップするように布線され、これら入力信号線
Ｌ１から分岐されて入力信号Ｖinが比較回路ＣＭ1から
比較回路ＣＭ16まで順次、また比較回路ＣＭ32から比較
回路ＣＭ17まで順次入力する。バッファ増幅回路Ａのそ
れぞれの出力端からクロック信号線Ｌ2が一本ずつ同様
にして布線され、クロック信号ＣＬが同様にして各比較
回路に入力する。
比較回路ＣＭ1〜ＣＭ32は、０Ｖ〜−２Ｖが抵抗Ｒ１〜
Ｒ32で分割された３２個の量子化レベルの一つと入力信
号Ｖinとをクロック信号ＣＬのタイミングで比較する。
エンコーダは各比較回路の比較結果を符号化して５ビッ
トのディジタル信号を出力する。
Ｒ32で分割された３２個の量子化レベルの一つと入力信
号Ｖinとをクロック信号ＣＬのタイミングで比較する。
エンコーダは各比較回路の比較結果を符号化して５ビッ
トのディジタル信号を出力する。
入力信号Ｖinが入力信号線Ｌ1を伝播する速度とクロッ
ク信号ＣＬがクロック信号線L2を伝播するクロック信号
ＣＬがクロック信号線L2を伝播する速度とは一致しない
ので、第３図に示す従来例において比較回路ＣＭ1・Ｃ
Ｍ32での比較タイミング誤差はほとんどなく、比較回路
ＣＭ2から比較回路ＣＭ16へと進むにつれ、また比較回
路ＣＭ32から比較回路ＣＭ17へと進むにつれ比較タイミ
ング誤差は順次大きくなる。
ク信号ＣＬがクロック信号線L2を伝播するクロック信号
ＣＬがクロック信号線L2を伝播する速度とは一致しない
ので、第３図に示す従来例において比較回路ＣＭ1・Ｃ
Ｍ32での比較タイミング誤差はほとんどなく、比較回路
ＣＭ2から比較回路ＣＭ16へと進むにつれ、また比較回
路ＣＭ32から比較回路ＣＭ17へと進むにつれ比較タイミ
ング誤差は順次大きくなる。
第４図は、第３図に示す従来例の動作を説明するための
グラフである。
グラフである。
第１図において、実線で表わした曲線は第３図に示す従
来例の入力信号Ｖinの電圧波形の一例、破線で表わした
曲線はこの入力信号Ｖinに対応して出力されるディジタ
ル信号をＤ−Ａ変換した信号の電圧波形である。
来例の入力信号Ｖinの電圧波形の一例、破線で表わした
曲線はこの入力信号Ｖinに対応して出力されるディジタ
ル信号をＤ−Ａ変換した信号の電圧波形である。
一般に入力信号Ｖinの振幅変化は振幅の中央部分（−１
Ｖ付近）で最も急激になり、しかもこの部分に対応する
ディジタル信号を決定する比較回路（量子化レベルが中
央付近である比較回路ＣＭ16・ＣＭ17など）において比
較タイミング誤差が最大になるので、Ａ−Ｄ変換歪（第
４図における実線と破線との差）が大きくなる。
Ｖ付近）で最も急激になり、しかもこの部分に対応する
ディジタル信号を決定する比較回路（量子化レベルが中
央付近である比較回路ＣＭ16・ＣＭ17など）において比
較タイミング誤差が最大になるので、Ａ−Ｄ変換歪（第
４図における実線と破線との差）が大きくなる。
以上説明したように従来のＡ−Ｄ変換器は、入力信号と
クロック信号とを最上位および最下位の量子化レベルの
比較回路から中央の量子化レベルの比較回路へと順次入
力しており中央の量子化レベルの比較回路において比較
タイミング誤差が最大になり、しかも中央の量子化レベ
ルの比較回路において入力信号の振幅変化が最も急激に
なる部分に対応するディジタル信号を決定することにな
るので、Ａ−Ｄ変換歪が大きくなってしまうという欠点
がある。
クロック信号とを最上位および最下位の量子化レベルの
比較回路から中央の量子化レベルの比較回路へと順次入
力しており中央の量子化レベルの比較回路において比較
タイミング誤差が最大になり、しかも中央の量子化レベ
ルの比較回路において入力信号の振幅変化が最も急激に
なる部分に対応するディジタル信号を決定することにな
るので、Ａ−Ｄ変換歪が大きくなってしまうという欠点
がある。
本発明の目的は、上記欠点を解決してＡ−Ｄ変換歪の小
さいＡ−Ｄ変換器を提供することにある。
さいＡ−Ｄ変換器を提供することにある。
本発明のＡ−Ｄ変換器は、一端に第１の電位が印加され
る第１の電極が接続された第１の抵抗例と、一端に第２
の電位が印加される第２の電極が接続され、前記第１の
抵抗列と平行に延びる第２の抵抗列と、前記第１および
第２の抵抗列の各他端間に接続された第３の抵抗列と、
前記第１の抵抗列の各接続点に接続された第１の比較回
路群と、前記第３の抵抗列の各接続点に接続された第２
の比較回路群とを有するＡ−Ｄ変換器において、前記第
１の比較回路群に対しては前記第３の抵抗列から前記第
１の電極へ向けてアナログ信号及びクロック信号を供給
し、前記第２の比較回路群に対しては前記第３の抵抗列
から前記第２の電極へ向けてアナログ信号及びクロック
信号を供給することを特徴とする。
る第１の電極が接続された第１の抵抗例と、一端に第２
の電位が印加される第２の電極が接続され、前記第１の
抵抗列と平行に延びる第２の抵抗列と、前記第１および
第２の抵抗列の各他端間に接続された第３の抵抗列と、
前記第１の抵抗列の各接続点に接続された第１の比較回
路群と、前記第３の抵抗列の各接続点に接続された第２
の比較回路群とを有するＡ−Ｄ変換器において、前記第
１の比較回路群に対しては前記第３の抵抗列から前記第
１の電極へ向けてアナログ信号及びクロック信号を供給
し、前記第２の比較回路群に対しては前記第３の抵抗列
から前記第２の電極へ向けてアナログ信号及びクロック
信号を供給することを特徴とする。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明のＡ−Ｄ変換器の一実施例の主なブロ
ックおよび布線の平面配置を示す説明図である。
ックおよび布線の平面配置を示す説明図である。
第１図に示す実施例は入力信号範囲０Ｖ〜−２Ｖの５ビ
ットのＡ−Ｄ変換器であり、比較回路ＣＭ1〜ＣＭ
32と、抵抗Ｒ1〜Ｒ32と、エンコーダ（図示せず）とを
備えて構成されている。
ットのＡ−Ｄ変換器であり、比較回路ＣＭ1〜ＣＭ
32と、抵抗Ｒ1〜Ｒ32と、エンコーダ（図示せず）とを
備えて構成されている。
第１図に示す実施例の構成および機能は配置の一部相違
点を除き第３図に示す従来例のそれらと同じである。
点を除き第３図に示す従来例のそれらと同じである。
パッドP0・P1と、抵抗Ｒ1〜Ｒ32と、比較回路ＣＭ1〜Ｃ
Ｍ32とが第３図に示す従来例におけると同じに配置され
相互接続されている。
Ｍ32とが第３図に示す従来例におけると同じに配置され
相互接続されている。
パッドＰin・ＰCLとバッファ増幅回路Ａとは、二つの比
較回路列の比較回路ＣＭ16・ＣＭ17側端部に隣接してそ
れぞれ一つずつ、すなわち第３図に示す従来例における
とは比較回路列のそれぞれに対し対象位置に配置されて
いる。
較回路列の比較回路ＣＭ16・ＣＭ17側端部に隣接してそ
れぞれ一つずつ、すなわち第３図に示す従来例における
とは比較回路列のそれぞれに対し対象位置に配置されて
いる。
パッドＰin・バッファ増幅回路Ａから入力信号線L1・ク
ロック信号線Ｌ2が布線され、これら信号線から入力信
号Ｖin・クロック信号ＣＬが比較回路ＣＭ1〜ＣＭ32の
それぞれ供給されるのは第３図に示す従来例におけると
同じである。しかし各信号の伝播の向きと各比較回路列
における比較回路の配置の順序の向きとの関係は第３図
に示す従来例におけるそれとは逆になるので、第１図に
示す実施例においては、比較回路ＣＭ16・ＣＭ17での比
較タイミング誤差はほとんどなく、比較回路ＣＭ15から
比較回路ＣＭ1へと進むにつれ、また比較回路ＣＭ18か
ら比較回路ＣＭ32へと進むにつれ比較タイミング誤差は
順次大きくなる。
ロック信号線Ｌ2が布線され、これら信号線から入力信
号Ｖin・クロック信号ＣＬが比較回路ＣＭ1〜ＣＭ32の
それぞれ供給されるのは第３図に示す従来例におけると
同じである。しかし各信号の伝播の向きと各比較回路列
における比較回路の配置の順序の向きとの関係は第３図
に示す従来例におけるそれとは逆になるので、第１図に
示す実施例においては、比較回路ＣＭ16・ＣＭ17での比
較タイミング誤差はほとんどなく、比較回路ＣＭ15から
比較回路ＣＭ1へと進むにつれ、また比較回路ＣＭ18か
ら比較回路ＣＭ32へと進むにつれ比較タイミング誤差は
順次大きくなる。
第２図は、第１図に示す実施例の動作を説明するための
グラフである。
グラフである。
第２図において、実線で表わした曲線は第１図に示す実
施例の入力信号Ｖinの電圧波形の一例、破線で表わした
曲線はこの入力信号Ｖinに対応して出力されるディジタ
ル信号をＤ−Ａ変換した信号の電圧波形である。
施例の入力信号Ｖinの電圧波形の一例、破線で表わした
曲線はこの入力信号Ｖinに対応して出力されるディジタ
ル信号をＤ−Ａ変換した信号の電圧波形である。
入力信号Ｖinの振幅変化が最も急激になる振幅の中央部
分（−１Ｖ付近）では比較回路ＣＭ16・ＣＭ17がディジ
タル信号を決定し、これら比較回路での比較タイミング
誤差はほとんどなく、比較タイミング誤差が最大になる
比較回路ＣＭ1・ＣＭ32などがディジタル信号を決定す
る入力信号Ｖinの振幅では振幅変化が緩かであるので、
第１図に示す実施例のＡ−Ｄ変換歪は小さい。
分（−１Ｖ付近）では比較回路ＣＭ16・ＣＭ17がディジ
タル信号を決定し、これら比較回路での比較タイミング
誤差はほとんどなく、比較タイミング誤差が最大になる
比較回路ＣＭ1・ＣＭ32などがディジタル信号を決定す
る入力信号Ｖinの振幅では振幅変化が緩かであるので、
第１図に示す実施例のＡ−Ｄ変換歪は小さい。
以上、比較回路が一度折返された二つの比較回路列を形
成して配置される５ビットのＡ−Ｄ変換器の場合につい
て本発明の実施例を説明したが、本発明は、比較回路列
が何度折返されていくつの比較回路列を形成するか、あ
るいは一列に配置されるかに関係なく、またビット数に
も無関係に適用することができる。
成して配置される５ビットのＡ−Ｄ変換器の場合につい
て本発明の実施例を説明したが、本発明は、比較回路列
が何度折返されていくつの比較回路列を形成するか、あ
るいは一列に配置されるかに関係なく、またビット数に
も無関係に適用することができる。
以上詳細に説明したように本発明のＡ−Ｄ変換器は、入
力信号およびクロック信号を共に中央の量子化レベルの
比較回路からより高い量子化レベルの比較回路およびよ
り低い量子化レベルの比較回路に順次供給することによ
り入力信号の振幅変化が最も急激になる部分に対応する
ディジタル信号を決定する中央の量子化レベルの比較回
路における比較タイミング誤差を小さくしているので、
Ａ−Ｄ変換歪が小さいという効果がある。
力信号およびクロック信号を共に中央の量子化レベルの
比較回路からより高い量子化レベルの比較回路およびよ
り低い量子化レベルの比較回路に順次供給することによ
り入力信号の振幅変化が最も急激になる部分に対応する
ディジタル信号を決定する中央の量子化レベルの比較回
路における比較タイミング誤差を小さくしているので、
Ａ−Ｄ変換歪が小さいという効果がある。
第１図は、本発明のＡ−Ｄ変換器の一実施例の主なブロ
ックおよび布線の平面配置を示す説明図、 第２図は、第１図に示す実施例の動作を説明するための
グラフ、 第３図は、従来のＡ−Ｄ変換器の一例の主なブロックお
よび布線の平面配置を示す説明図、 第４図は、第３図に示す実施例の動作を説明するための
グラフである。 ＣＭ1〜ＣＭ32……比較回路、L1……入力信号線、L2…
…クロック信号線。
ックおよび布線の平面配置を示す説明図、 第２図は、第１図に示す実施例の動作を説明するための
グラフ、 第３図は、従来のＡ−Ｄ変換器の一例の主なブロックお
よび布線の平面配置を示す説明図、 第４図は、第３図に示す実施例の動作を説明するための
グラフである。 ＣＭ1〜ＣＭ32……比較回路、L1……入力信号線、L2…
…クロック信号線。
Claims (1)
- 【請求項１】一端に第１の電位が印加される第１の電極
が接続された第１の抵抗列と、一端に第２の電位が印加
される第２の電極が接続され、前記第１の抵抗列と平行
に延びる第２の抵抗列と、前記第１および第２の抵抗列
の各他端間に接続された第３の抵抗列と、前記第１の抵
抗列の各接続点に接続された第１の比較回路群と、前記
第２の抵抗列の各接続点に接続された第２の比較回路群
とを有するＡ−Ｄ変換器において、前記第１の比較回路
群に対しては前記第３の抵抗列から前記第１の電極へ向
けてアナログ信号及びクロック信号を供給し、前記第２
の比較回路群に対しては前記第３の抵抗列から前記第２
の電極へ向けてアナログ信号及びクロック信号を供給す
ることを特徴とするＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116586A JPH0628341B2 (ja) | 1986-02-14 | 1986-02-14 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116586A JPH0628341B2 (ja) | 1986-02-14 | 1986-02-14 | Ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188519A JPS62188519A (ja) | 1987-08-18 |
| JPH0628341B2 true JPH0628341B2 (ja) | 1994-04-13 |
Family
ID=12323821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116586A Expired - Lifetime JPH0628341B2 (ja) | 1986-02-14 | 1986-02-14 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628341B2 (ja) |
-
1986
- 1986-02-14 JP JP3116586A patent/JPH0628341B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188519A (ja) | 1987-08-18 |
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