JPH0632041B2 - 奥行き情報バツフア制御装置 - Google Patents
奥行き情報バツフア制御装置Info
- Publication number
- JPH0632041B2 JPH0632041B2 JP62076607A JP7660787A JPH0632041B2 JP H0632041 B2 JPH0632041 B2 JP H0632041B2 JP 62076607 A JP62076607 A JP 62076607A JP 7660787 A JP7660787 A JP 7660787A JP H0632041 B2 JPH0632041 B2 JP H0632041B2
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- JP
- Japan
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- buffer
- value
- port
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、三次元コンピュータ・グラフィックスの隠面
除去に使用される奥行き情報バッファ（以下、Ｚバッフ
ァと称する）の制御装置に関する。
除去に使用される奥行き情報バッファ（以下、Ｚバッフ
ァと称する）の制御装置に関する。
（従来の技術） 三次元図形処理をコンピュータを用いて行う場合、複数
のオブジェクトが重なっているときに、どのオブジェク
トのどの稜およびどの面が可視かを決定し、その結果と
して可視の面のみを表示するために隠面除去を行う。従
来、隠面除去のアルゴリズムには様々なものがあり（コ
ンピータ・グラフィックス：Ｊ．Ｄ．ＦＯＬＥＹ／Ａ．
ＶＡＮ ＤＡＭ著 Ｐ．Ｐ．５６５−５８５）、中でも
Ｚバッファ・アルゴリズムが簡単で広く用いられてい
る。このＺバッファ・アルゴリズムは、画面の各ピクセ
ルについてＺ値（奥行き値）をＺバッファというメモリ
に格納しておき、多角形内の各点（画面上の座標をｘ，
ｙで表す）のＺ値を計算し、この計算結果とＺバッファ
内の（ｘ，ｙ）点に対応するＺ値とを比較し、前者が小
さい場合にはリフレッシュバッファに書き込みを行い、
そうでない場合には書き込みを行わないというものであ
る。
のオブジェクトが重なっているときに、どのオブジェク
トのどの稜およびどの面が可視かを決定し、その結果と
して可視の面のみを表示するために隠面除去を行う。従
来、隠面除去のアルゴリズムには様々なものがあり（コ
ンピータ・グラフィックス：Ｊ．Ｄ．ＦＯＬＥＹ／Ａ．
ＶＡＮ ＤＡＭ著 Ｐ．Ｐ．５６５−５８５）、中でも
Ｚバッファ・アルゴリズムが簡単で広く用いられてい
る。このＺバッファ・アルゴリズムは、画面の各ピクセ
ルについてＺ値（奥行き値）をＺバッファというメモリ
に格納しておき、多角形内の各点（画面上の座標をｘ，
ｙで表す）のＺ値を計算し、この計算結果とＺバッファ
内の（ｘ，ｙ）点に対応するＺ値とを比較し、前者が小
さい場合にはリフレッシュバッファに書き込みを行い、
そうでない場合には書き込みを行わないというものであ
る。
ここで、従来のＺバッファを用いた処理システムの構成
例を第３図に示し、その動作タイミングを第４図に示
す。第３図において、Ｉバッファ（輝度情報バッファ）
３１は画面の各点のＩ値（輝度値）が格納され、通常は
デュアルポート（２ポート）メモリが用いられ、そのシ
リアルポート側から高速で読み出される。この読み出し
信号は順次ビデオ信号に変換され、ＣＲＴディスプレイ
等の画像表示装置３２に表示される。制御用ＬＳＩ３３
は、オブジェクトの各点のアドレス（ｘ，ｙ）、Ｉ
（ｘ，ｙ）、Ｚ（ｘ，ｙ）を計算し、アドレスをＩバッ
ファ３１およびＺバッファ３４に共通に供給し、Ｉ
（ｘ，ｙ）をＩバッファ３１に供給し、Ｚ（ｘ，ｙ）を
後述するように比較し、比較の結果、書き込みが必要な
場合には新しいＺ値をＺバッファ３４に供給し、Ｉバッ
ファ３１およびＺバッファ３４の書き込み制御を行うも
のである。上記制御用ＬＳＩ３３による処理は、基本的
に４つのサイクルからなっている。すなわち、第１サイ
クルでは、画面のある点（xii，yii）（ｉ＝０，１…）
のアドレス、Ｉ，Ｚの計算をする。第２サイクルでは、
そのアドレスをＺバッファ３４に与え、上記（ｘｉ，ｙ
ｉ）点に対応するＺ値であるＺ′（ｘｉ，ｙｉ）を読み
出す。第３サイクルで、上記読み出されたＺ′（ｘｉ，
ｙｉ）と前記計算されたＺ値であるＺ（ｘｉ，ｙｉ）と
を比較し、Ｚ′（ｘｉ，ｙｉ）＞Ｚ（ｘｉ，ｙｉ）なら
ばＺ（ｘｉ，ｙｉ）の方が手前（奥行きが浅い）である
ので、次の第４サイクルで前記（ｘｉ，ｙｉ）点のＩ値
とＺ値とをそれぞれ対応してＩバッファ３１、Ｚバッフ
ァ３４に書き込む。
例を第３図に示し、その動作タイミングを第４図に示
す。第３図において、Ｉバッファ（輝度情報バッファ）
３１は画面の各点のＩ値（輝度値）が格納され、通常は
デュアルポート（２ポート）メモリが用いられ、そのシ
リアルポート側から高速で読み出される。この読み出し
信号は順次ビデオ信号に変換され、ＣＲＴディスプレイ
等の画像表示装置３２に表示される。制御用ＬＳＩ３３
は、オブジェクトの各点のアドレス（ｘ，ｙ）、Ｉ
（ｘ，ｙ）、Ｚ（ｘ，ｙ）を計算し、アドレスをＩバッ
ファ３１およびＺバッファ３４に共通に供給し、Ｉ
（ｘ，ｙ）をＩバッファ３１に供給し、Ｚ（ｘ，ｙ）を
後述するように比較し、比較の結果、書き込みが必要な
場合には新しいＺ値をＺバッファ３４に供給し、Ｉバッ
ファ３１およびＺバッファ３４の書き込み制御を行うも
のである。上記制御用ＬＳＩ３３による処理は、基本的
に４つのサイクルからなっている。すなわち、第１サイ
クルでは、画面のある点（xii，yii）（ｉ＝０，１…）
のアドレス、Ｉ，Ｚの計算をする。第２サイクルでは、
そのアドレスをＺバッファ３４に与え、上記（ｘｉ，ｙ
ｉ）点に対応するＺ値であるＺ′（ｘｉ，ｙｉ）を読み
出す。第３サイクルで、上記読み出されたＺ′（ｘｉ，
ｙｉ）と前記計算されたＺ値であるＺ（ｘｉ，ｙｉ）と
を比較し、Ｚ′（ｘｉ，ｙｉ）＞Ｚ（ｘｉ，ｙｉ）なら
ばＺ（ｘｉ，ｙｉ）の方が手前（奥行きが浅い）である
ので、次の第４サイクルで前記（ｘｉ，ｙｉ）点のＩ値
とＺ値とをそれぞれ対応してＩバッファ３１、Ｚバッフ
ァ３４に書き込む。
しかし、上記した処理においては、Ｚ値の読み出しのた
めに１サイクルを要するので、その分だけ処理速度が低
下してしまうという問題点があった。
めに１サイクルを要するので、その分だけ処理速度が低
下してしまうという問題点があった。
（発明が解決しようとする問題点） 本発明は、上記したようにＺ値の読み出しに伴い処理速
度が低下するという問題点を解決すべくなされたもの
で、Ｚ値の読み出しに伴う処理速度の低下を防止し得る
奥行き情報バッファ制御装置を提供することを目的とす
る。
度が低下するという問題点を解決すべくなされたもの
で、Ｚ値の読み出しに伴う処理速度の低下を防止し得る
奥行き情報バッファ制御装置を提供することを目的とす
る。
［発明の効果］ （問題点を解決するための手段） 本発明の奥行き情報バッファ制御装置は、三次元コンピ
ュータ・グラフィックスにおける隠面除去用の奥行き情
報バッファとして、ランダムポートおよびシリアルポー
トを有する２ポートメモリを用い、上記シリアルポート
からＺ値を読み出して制御用集積回路に入力してパイプ
ライン処理を行い、処理の結果、書き込みが必要な場合
には内部で計算されたＺ値を前記２ポートメモリのラン
ダムポートから書込むようにしてなることを特徴とす
る。
ュータ・グラフィックスにおける隠面除去用の奥行き情
報バッファとして、ランダムポートおよびシリアルポー
トを有する２ポートメモリを用い、上記シリアルポート
からＺ値を読み出して制御用集積回路に入力してパイプ
ライン処理を行い、処理の結果、書き込みが必要な場合
には内部で計算されたＺ値を前記２ポートメモリのラン
ダムポートから書込むようにしてなることを特徴とす
る。
（作用） ２ポートメモリに対する読み出し、書き込みを同時に実
行でき、制御用集積回路に対するＺ値のシリアル入力の
セットアップ時間を若干要するが、画面の各点の隠面除
去を実質的に１サイクルで実行でき、処理速度が大幅に
向上する。
行でき、制御用集積回路に対するＺ値のシリアル入力の
セットアップ時間を若干要するが、画面の各点の隠面除
去を実質的に１サイクルで実行でき、処理速度が大幅に
向上する。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示す三次元図形処理装置において、１は画面の
各点のＩ値（輝度値）が格納されるＩバッファ（輝度情
報バッファ）であり、通常は２ポートメモリが用いられ
る。２は画面の各点のＺ値が格納されるＺバッファ（奥
行き情報バッファ）であり、ランダムポートおよびシリ
アルポートの２ポートを有するメモリである。上記ラン
ダムポートは、高速モードアクセス（高速ページアクセ
ス）が可能であることが望ましく、その理由は、三次元
グラフィックスにおける画面上の塗り潰し処理は画面の
水平方向に行い、メモリアクセスも同じ行（ロウ）内で
列（カラム）を順次アクセスすることが多いからであ
る。３は制御用ＬＳＩであり、上記バッファ１，２に各
種の制御信号を供給するメモリ制御部を含むとともに、
オブジェクトの各点のアドレス（ｘ，ｙ）、Ｉ（ｘ，
ｙ）、Ｚ（ｘ，ｙ）を計算し、アドレスをレジスタ４を
介してＩバッファ１およびＺバッファ２に共通に供給
し、Ｉ（ｘ，ｙ）をレジスタ５を介してＩバッファ１の
ランダムポートに供給し、Ｚ（ｘ，ｙ）をセレクタ１２
を介して比較器１３の一方の入力に導いて後述する他方
の入力と比較し、比較の結果、書き込みの必要がある場
合に内部で計算されたＺ値をレジスタ６を介してＺバッ
ファ２のランダムポートに供給し、Ｉバッファ１および
Ｚバッファ２の書き込み制御信号をレジスタ７を介して
供給する機能を有する。また、上記制御用ＬＳＩ３は、
Ｚバッファ２のシリアルポートから読み出されたＺ値を
シリアルに入力し、内部の２段のレジスタ８，９を通し
て前記比較器１３の他方の入力として導くようになって
おり、パイプライン演算機能を有する。なお、前記セレ
クタ１２は、最初の点の比較時には前記レジスタ６を通
ったＺ値を選択し、２点目以降の比較時には前記計算後
のＺ値を選択する。１０は前記Ｉバッファ１のシリアル
ポートから読み出されたＩ値をビデオ信号に変換して画
像表示装置（たとえばＣＲＴディスプレイ）１１に供給
するビデオ信号変換回路である。
各点のＩ値（輝度値）が格納されるＩバッファ（輝度情
報バッファ）であり、通常は２ポートメモリが用いられ
る。２は画面の各点のＺ値が格納されるＺバッファ（奥
行き情報バッファ）であり、ランダムポートおよびシリ
アルポートの２ポートを有するメモリである。上記ラン
ダムポートは、高速モードアクセス（高速ページアクセ
ス）が可能であることが望ましく、その理由は、三次元
グラフィックスにおける画面上の塗り潰し処理は画面の
水平方向に行い、メモリアクセスも同じ行（ロウ）内で
列（カラム）を順次アクセスすることが多いからであ
る。３は制御用ＬＳＩであり、上記バッファ１，２に各
種の制御信号を供給するメモリ制御部を含むとともに、
オブジェクトの各点のアドレス（ｘ，ｙ）、Ｉ（ｘ，
ｙ）、Ｚ（ｘ，ｙ）を計算し、アドレスをレジスタ４を
介してＩバッファ１およびＺバッファ２に共通に供給
し、Ｉ（ｘ，ｙ）をレジスタ５を介してＩバッファ１の
ランダムポートに供給し、Ｚ（ｘ，ｙ）をセレクタ１２
を介して比較器１３の一方の入力に導いて後述する他方
の入力と比較し、比較の結果、書き込みの必要がある場
合に内部で計算されたＺ値をレジスタ６を介してＺバッ
ファ２のランダムポートに供給し、Ｉバッファ１および
Ｚバッファ２の書き込み制御信号をレジスタ７を介して
供給する機能を有する。また、上記制御用ＬＳＩ３は、
Ｚバッファ２のシリアルポートから読み出されたＺ値を
シリアルに入力し、内部の２段のレジスタ８，９を通し
て前記比較器１３の他方の入力として導くようになって
おり、パイプライン演算機能を有する。なお、前記セレ
クタ１２は、最初の点の比較時には前記レジスタ６を通
ったＺ値を選択し、２点目以降の比較時には前記計算後
のＺ値を選択する。１０は前記Ｉバッファ１のシリアル
ポートから読み出されたＩ値をビデオ信号に変換して画
像表示装置（たとえばＣＲＴディスプレイ）１１に供給
するビデオ信号変換回路である。
なお、２ポートメモリの場合、シリアルポートから読み
出すのにメモリセルアレイから一行分のデータをシリア
ル変換用のシフトレジスタへ転送する、いわゆる内部デ
ータ転送サイクルが必要になる。この転送後は、シリア
ル制御クロックに同期して指定アドレスからインクリメ
ントしながらシリアルポートから順次読み出される。
出すのにメモリセルアレイから一行分のデータをシリア
ル変換用のシフトレジスタへ転送する、いわゆる内部デ
ータ転送サイクルが必要になる。この転送後は、シリア
ル制御クロックに同期して指定アドレスからインクリメ
ントしながらシリアルポートから順次読み出される。
次に、上記三次元処理装置の動作を第２図のタイミング
チャートを参照しながら説明する。ＬＳＩ３のメモリ制
御部からバッファ１，２に供給される▲▼（ロウ
アドレスストローブ）信号および▲▼（カラムア
ドレスストローブ）信号のうち、▲▼信号がアク
ティブ（低レベル）になったとき、前記メモリ制御部か
ら出力される▲▼／▲▼（データ転送制御／出
力イネーブル）信号がアクティブ（低レベル）ならば、
Ｚバッファ２のシリアル出力がＬＳＩ３にシリアルに入
力する動作を開始する。すなわち、上記Ｚバッファ２で
は、内部転送が起こり、このときのアドレスＡＯ（実際
にはロウアドレスとカラムアドレスとを含む）のデータ
を先頭にして上記▲▼／▲▼信号が非アクティ
ブになった後に、前記メモリ制御部から出力されるシリ
アル制御クロックＳＣに同期してカラムアドレスがカウ
ントアップされる毎にＺバッファ２から順次出力してＬ
ＳＩ３に順次入力する。ＬＳＩ３では、シリアル入力デ
ータを、シリアル制御クロックＳＣの立下りで２段のレ
ジスタ８，９にラッチした後、このデータZHと内部で計
算されたＺ値とを比較し、ZHが上記Ｚ値よりも大きいな
らば▲▼（ライトイネーブル）信号をアクティブに
し、Ｉバッファ１およびＺバッファ２の前記アドレスＡ
Ｏに内部で計算されてレジスタ５で保持されたＩ値であ
るIOUTおよび上記Ｚ値がレジスタ６で保持されたZOUTを
次のサイクルに書き込む。この場合、ZHが上記Ｚ値より
も小さいならば書き込みは行わない。
チャートを参照しながら説明する。ＬＳＩ３のメモリ制
御部からバッファ１，２に供給される▲▼（ロウ
アドレスストローブ）信号および▲▼（カラムア
ドレスストローブ）信号のうち、▲▼信号がアク
ティブ（低レベル）になったとき、前記メモリ制御部か
ら出力される▲▼／▲▼（データ転送制御／出
力イネーブル）信号がアクティブ（低レベル）ならば、
Ｚバッファ２のシリアル出力がＬＳＩ３にシリアルに入
力する動作を開始する。すなわち、上記Ｚバッファ２で
は、内部転送が起こり、このときのアドレスＡＯ（実際
にはロウアドレスとカラムアドレスとを含む）のデータ
を先頭にして上記▲▼／▲▼信号が非アクティ
ブになった後に、前記メモリ制御部から出力されるシリ
アル制御クロックＳＣに同期してカラムアドレスがカウ
ントアップされる毎にＺバッファ２から順次出力してＬ
ＳＩ３に順次入力する。ＬＳＩ３では、シリアル入力デ
ータを、シリアル制御クロックＳＣの立下りで２段のレ
ジスタ８，９にラッチした後、このデータZHと内部で計
算されたＺ値とを比較し、ZHが上記Ｚ値よりも大きいな
らば▲▼（ライトイネーブル）信号をアクティブに
し、Ｉバッファ１およびＺバッファ２の前記アドレスＡ
Ｏに内部で計算されてレジスタ５で保持されたＩ値であ
るIOUTおよび上記Ｚ値がレジスタ６で保持されたZOUTを
次のサイクルに書き込む。この場合、ZHが上記Ｚ値より
も小さいならば書き込みは行わない。
ここで、第２図に示すシリアル入力セットアップ期間
の動作についてさらに説明する。なお、レジスタ４、
５、６、７はクロックCLOCKの立下りでデータをラッチ
する。但し、レジスタ４、５、６はシリアル入力セット
アップ期間はホールドされる。最初の点の比較はで
示すサイクルにおいて行われる。このときのレジスタ６
の値はZ0であり、セレクタ１２はこの値を選択する。し
たがって、比較器１３はこのZ0とZHとを比較し、その結
果がレジスタ７にラッチされる。IOUTとZOUTの動作はア
ドレスＡと同一であり、サイクルではそれぞれI0、Z0
になっている。次の点の比較はで示すサイクルにおい
て行われ、このときセレクタ１２は計算されたＺ値、即
ちZ1を選び、比較器１３は選択されたＺ値とZHの値、同
じくZ1とを比較する。なお、ＬＳＩ３では、シリアル入
力が開始してから最初の比較および書き込みが終了する
まで内部のアドレス、Ｉ値、Ｚ値の計算は停止してい
る。そして、最初の書き込みが終わった後は内部の計算
も開始し、次々とパイプライン的にＺ値の入力→比較→
書き込みが行われる。したがって、上記シリアル入力を
開始してから書き込みデータが出力するまでは、セット
アップのために必要な時間である。
の動作についてさらに説明する。なお、レジスタ４、
５、６、７はクロックCLOCKの立下りでデータをラッチ
する。但し、レジスタ４、５、６はシリアル入力セット
アップ期間はホールドされる。最初の点の比較はで
示すサイクルにおいて行われる。このときのレジスタ６
の値はZ0であり、セレクタ１２はこの値を選択する。し
たがって、比較器１３はこのZ0とZHとを比較し、その結
果がレジスタ７にラッチされる。IOUTとZOUTの動作はア
ドレスＡと同一であり、サイクルではそれぞれI0、Z0
になっている。次の点の比較はで示すサイクルにおい
て行われ、このときセレクタ１２は計算されたＺ値、即
ちZ1を選び、比較器１３は選択されたＺ値とZHの値、同
じくZ1とを比較する。なお、ＬＳＩ３では、シリアル入
力が開始してから最初の比較および書き込みが終了する
まで内部のアドレス、Ｉ値、Ｚ値の計算は停止してい
る。そして、最初の書き込みが終わった後は内部の計算
も開始し、次々とパイプライン的にＺ値の入力→比較→
書き込みが行われる。したがって、上記シリアル入力を
開始してから書き込みデータが出力するまでは、セット
アップのために必要な時間である。
なお、上記パイプライン的な動作が崩れるのは、Ｚバッ
ファ２の読み出しページが変わら、ロウアドレスとカラ
ムアドレスを設定し直すときであり、このために数サイ
クルを必要とするが、横長の領域のデータ（ページ一杯
をアクセスするときなど）ならば、上記再設定に伴う時
間的損失は無視でき、全体としてはＬＳＩの基本クロッ
クのサイクルで処理していると見ることができる。
ファ２の読み出しページが変わら、ロウアドレスとカラ
ムアドレスを設定し直すときであり、このために数サイ
クルを必要とするが、横長の領域のデータ（ページ一杯
をアクセスするときなど）ならば、上記再設定に伴う時
間的損失は無視でき、全体としてはＬＳＩの基本クロッ
クのサイクルで処理していると見ることができる。
ここで、上記実施例と従来例とを対比する。従来例で
は、バッファ（メモリ）を読み出すサイクルとＬＳＩ内
部で処理（計算、書き込み）するサイクルとのサイクル
時間が異なっており（具体的には、メモリサイクルはＬ
ＳＩの基本サイクルの３倍程度と見られる）、ＬＳＩの
基本サイクルに換算すると、全部で８サイクル必要にな
る。一方、上記実施例では、シリアル入力のセットアッ
プ時間に数サイクルを必要とするが、パイプライン動作
に入ると基本サイクルで処理していることになる。した
がって、上記実施例は、従来例に比べて最大で８倍弱、
通常でも４〜５倍の速度で動作させることが可能であ
る。
は、バッファ（メモリ）を読み出すサイクルとＬＳＩ内
部で処理（計算、書き込み）するサイクルとのサイクル
時間が異なっており（具体的には、メモリサイクルはＬ
ＳＩの基本サイクルの３倍程度と見られる）、ＬＳＩの
基本サイクルに換算すると、全部で８サイクル必要にな
る。一方、上記実施例では、シリアル入力のセットアッ
プ時間に数サイクルを必要とするが、パイプライン動作
に入ると基本サイクルで処理していることになる。した
がって、上記実施例は、従来例に比べて最大で８倍弱、
通常でも４〜５倍の速度で動作させることが可能であ
る。
［発明の効果］ 上記したように本発明の奥行き情報バッファ制御装置に
よれば、Ｚ値の読み出しに伴う処理速度の低下を防止す
ることができ、三次元コンピュータ・グラフィックスに
おける隠面除去を高速に処理でき、リアルタイム性をよ
り高めることができる。
よれば、Ｚ値の読み出しに伴う処理速度の低下を防止す
ることができ、三次元コンピュータ・グラフィックスに
おける隠面除去を高速に処理でき、リアルタイム性をよ
り高めることができる。
第１図は本発明の奥行き情報バッファ制御装置の一実施
例を示す構成説明図、第２図は第１図の動作例を示すタ
イミング図、第３図は従来の奥行き情報バッファ制御装
置を示す構成説明図、第４図は第２図の動作例を示すタ
イミング図である。 １……Ｉバッファ、２……Ｚバッファ、３……制御用Ｌ
ＳＩ。
例を示す構成説明図、第２図は第１図の動作例を示すタ
イミング図、第３図は従来の奥行き情報バッファ制御装
置を示す構成説明図、第４図は第２図の動作例を示すタ
イミング図である。 １……Ｉバッファ、２……Ｚバッファ、３……制御用Ｌ
ＳＩ。
Claims (1)
- 【請求項１】三次元コンピュータ・グラフィックスにお
ける図形情報としてのオブジェクトから隠面を除去する
ために使用される奥行き情報バッファ制御装置であっ
て、 ランダムポートおよびシリアルポートを有し、オブジェ
クトから隠面を除去するための奥行き情報を記憶するバ
ッファとしての２ポートメモリと、 この２ポートメモリの前記シリアルポートからクロック
信号に同期して奥行き情報を順次読出す読出し手段と、 この読み出し手段によって読出された奥行き情報を前記
クロック信号の基本クロックの期間保持する保持手段
と、 前記オブジェクトの奥行き情報を算出する算出手段と、 この算出手段によって算出された奥行き情報と前記保持
手段によって保持された奥行き情報とを前記基本クロッ
クに同期して比較する比較手段と、 この比較手段による比較の結果、前記保持された奥行き
情報の方が大きい場合、前記算出手段によって算出され
た奥行き情報を前記２ポートメモリの前記読出し手段に
よって指定されたアドレスにランダムポートから書き込
む書き込み手段と を具備したことを特徴とする奥行き情報バッファ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076607A JPH0632041B2 (ja) | 1987-03-30 | 1987-03-30 | 奥行き情報バツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076607A JPH0632041B2 (ja) | 1987-03-30 | 1987-03-30 | 奥行き情報バツフア制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241664A JPS63241664A (ja) | 1988-10-06 |
| JPH0632041B2 true JPH0632041B2 (ja) | 1994-04-27 |
Family
ID=13610020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076607A Expired - Lifetime JPH0632041B2 (ja) | 1987-03-30 | 1987-03-30 | 奥行き情報バツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632041B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084830A (en) * | 1987-10-26 | 1992-01-28 | Tektronix, Inc. | Method and apparatus for hidden surface removal |
| JPH04363774A (ja) * | 1990-07-20 | 1992-12-16 | Toshiba Corp | 図形処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236189A (ja) * | 1984-05-09 | 1985-11-22 | Nec Corp | 多ポ−トレジスタセル |
-
1987
- 1987-03-30 JP JP62076607A patent/JPH0632041B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241664A (ja) | 1988-10-06 |
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