JPH063876B2 - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPH063876B2 JPH063876B2 JP61213141A JP21314186A JPH063876B2 JP H063876 B2 JPH063876 B2 JP H063876B2 JP 61213141 A JP61213141 A JP 61213141A JP 21314186 A JP21314186 A JP 21314186A JP H063876 B2 JPH063876 B2 JP H063876B2
- Authority
- JP
- Japan
- Prior art keywords
- matrix
- mosfet
- load element
- row
- rows
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。
従来、半導体集積回路で用いられるプログラマブルロジ
ックアレイ（以下ＰＬＡと略す）の構造は第４図に示す
ようにＡＮＤマトリクス４６とＯＲマトリクス４８のそ
れぞれの入力と出力（４５，４７），（４７，４９）の
方向が直交していた。
ックアレイ（以下ＰＬＡと略す）の構造は第４図に示す
ようにＡＮＤマトリクス４６とＯＲマトリクス４８のそ
れぞれの入力と出力（４５，４７），（４７，４９）の
方向が直交していた。
上述した従来のＰＬＡは、入力数ｃ，積項数ｄ，出力数
ｅ等によって回路の規模が変わるとその形状が二次元方
向に変化する。この結果、複数のＰＬＡをチップ上にレ
イアウトする場合、すき間ができやすく、高密度化が困
難となったり、入出力の信号線や電源線の配線が複雑に
なるという欠点がある。
ｅ等によって回路の規模が変わるとその形状が二次元方
向に変化する。この結果、複数のＰＬＡをチップ上にレ
イアウトする場合、すき間ができやすく、高密度化が困
難となったり、入出力の信号線や電源線の配線が複雑に
なるという欠点がある。
本発明によれば、共通接続されたゲート電極を有する直
線状に配置された複数のＭＯＳＦＥＴから成る第一のＭ
ＯＳＦＥＴ列と第一の負荷素子と第一のＭＯＳＦＥＴ列
と同様の構造を有する第二のＭＯＳＦＥＴ列と第二の負
荷素子とを順に縦方向に一列に並べたものを単位列と
し、これを横方向に複数列並べたことを特徴とするＰＬ
Ａが得られる。
線状に配置された複数のＭＯＳＦＥＴから成る第一のＭ
ＯＳＦＥＴ列と第一の負荷素子と第一のＭＯＳＦＥＴ列
と同様の構造を有する第二のＭＯＳＦＥＴ列と第二の負
荷素子とを順に縦方向に一列に並べたものを単位列と
し、これを横方向に複数列並べたことを特徴とするＰＬ
Ａが得られる。
次に本発明について図面を参照して説明する。第１図は
本発明の一実施例のうち単位列を示す図で(a)は平面
図、(b)は等価回路図である。図において１は第一のＭ
ＯＳＦＥＴ列を示し、２はポリシリコンによる共通ゲー
ト電極，３と４はコンタクト穴，５は拡散層から成る共
通ソース電極，６はＭＯＳＦＥＴ列を構成する一個のＭ
ＯＳＦＥＴのドレイン電極を示す。７は第一の負荷素子
を示し、８は共通ソース電極，９はＭＯＳＦＥＴのドレ
イン電極、１０はポリシリコンによる共通ゲート電極を
示す。１１は第二のＭＯＳＦＥＴ列を示し、１２はポリ
シリコンによる共通ゲート電極，１３は共通ソース電
極，１４はＭＯＳＦＥＴ列を構成する一個のＭＯＳＦＥ
Ｔのドレイン電極を示す。１５は第二の負荷素子を示
し、１６は共通ソース電極，１７はＭＯＳＦＥＴのドレ
イン電極，１８はポリシリコンによる共通ゲート電極を
示す。第１図(a)の平面図では、集積回路の構造のう
ち、ＭＯＳＦＥＴの部分までを示し、金属による配線部
分は含まない。ただし拡散層と金属，及びポリシリコン
と金属との接続のためのコンタクト穴はすべての可能な
場所に描いてある。ここで示した単位列を用いてＰＬＡ
を構成した例を第２図に示す。第２図は第１図に示した
単位列を３組横方向に並べ、各素子間の配線を行なって
１つのＰＬＡ回路を構成したものである。第２図におい
て１９はＰＬＡのＡＮＤマトリクス部分，２０は第一の
負荷素子，２１はＯＲマトリクス，２２は第二の負荷素
子を示す。２３は入力のポリシリコン線，２４はＡＮＤ
マトリクス内で論理回路を構成するＮＭＯＳＦＥＴ，２
５は各ＮＭＯＳＦＥＴのドレイン電極を接続する一層目
のアルミによる積項線，２６は一層目のアルミと二層目
のアルミを接続するためのスルーホール，２７は二層目
のアルミによる積項線，２８は電源端子，２９はＰＭＯ
ＳＦＥＴによるゲートの接地された負荷素子，３０は積
項線２７からＯＲマトリクスの入力ポリシリコン線３１
への接続点，３２はＯＲマトリクス内で論理回路を構成
するＮＭＯＳＦＥＴ，３３は各ＮＭＯＳＦＥＴのドレイ
ン電極を接続する一層目のアルミによる出力線，３４は
二層目のアルミによる出力線３５と一層目アルミとを接
続するスルーホールを示す。なお、第２図は電気的な接
続関係を示すのを目的としたものであり、信号の経路か
ら離れたＭＯＳＦＥＴや一部のコンタクト，スルーホー
ルは省略してある。
本発明の一実施例のうち単位列を示す図で(a)は平面
図、(b)は等価回路図である。図において１は第一のＭ
ＯＳＦＥＴ列を示し、２はポリシリコンによる共通ゲー
ト電極，３と４はコンタクト穴，５は拡散層から成る共
通ソース電極，６はＭＯＳＦＥＴ列を構成する一個のＭ
ＯＳＦＥＴのドレイン電極を示す。７は第一の負荷素子
を示し、８は共通ソース電極，９はＭＯＳＦＥＴのドレ
イン電極、１０はポリシリコンによる共通ゲート電極を
示す。１１は第二のＭＯＳＦＥＴ列を示し、１２はポリ
シリコンによる共通ゲート電極，１３は共通ソース電
極，１４はＭＯＳＦＥＴ列を構成する一個のＭＯＳＦＥ
Ｔのドレイン電極を示す。１５は第二の負荷素子を示
し、１６は共通ソース電極，１７はＭＯＳＦＥＴのドレ
イン電極，１８はポリシリコンによる共通ゲート電極を
示す。第１図(a)の平面図では、集積回路の構造のう
ち、ＭＯＳＦＥＴの部分までを示し、金属による配線部
分は含まない。ただし拡散層と金属，及びポリシリコン
と金属との接続のためのコンタクト穴はすべての可能な
場所に描いてある。ここで示した単位列を用いてＰＬＡ
を構成した例を第２図に示す。第２図は第１図に示した
単位列を３組横方向に並べ、各素子間の配線を行なって
１つのＰＬＡ回路を構成したものである。第２図におい
て１９はＰＬＡのＡＮＤマトリクス部分，２０は第一の
負荷素子，２１はＯＲマトリクス，２２は第二の負荷素
子を示す。２３は入力のポリシリコン線，２４はＡＮＤ
マトリクス内で論理回路を構成するＮＭＯＳＦＥＴ，２
５は各ＮＭＯＳＦＥＴのドレイン電極を接続する一層目
のアルミによる積項線，２６は一層目のアルミと二層目
のアルミを接続するためのスルーホール，２７は二層目
のアルミによる積項線，２８は電源端子，２９はＰＭＯ
ＳＦＥＴによるゲートの接地された負荷素子，３０は積
項線２７からＯＲマトリクスの入力ポリシリコン線３１
への接続点，３２はＯＲマトリクス内で論理回路を構成
するＮＭＯＳＦＥＴ，３３は各ＮＭＯＳＦＥＴのドレイ
ン電極を接続する一層目のアルミによる出力線，３４は
二層目のアルミによる出力線３５と一層目アルミとを接
続するスルーホールを示す。なお、第２図は電気的な接
続関係を示すのを目的としたものであり、信号の経路か
ら離れたＭＯＳＦＥＴや一部のコンタクト，スルーホー
ルは省略してある。
第３図は複数のＰＬＡの配置例を示す図であり、３６は
入力線３７〜３９はＡＮＤマトリクス，４０は積項線，
４１〜４３はＯＲマトリクス，４４は出力線を示す。図
では３組のＰＬＡを隣接して並べてあり、これらは第１
図に示した単位列を横方向に並べたものの上に二層のア
ルミ配線を施こすことによって実現される。
入力線３７〜３９はＡＮＤマトリクス，４０は積項線，
４１〜４３はＯＲマトリクス，４４は出力線を示す。図
では３組のＰＬＡを隣接して並べてあり、これらは第１
図に示した単位列を横方向に並べたものの上に二層のア
ルミ配線を施こすことによって実現される。
以上の例ではＡＮＤ及びＯＲマトリクス部分をＮＭＯ
Ｓ，負荷素子をＰＭＯＳとした擬示ＮＭＯＳ回路として
説明したが、全回路をＮＭＯＳまたはＰＭＯＳだけで構
成することも可能であり、また負荷素子のゲートにクロ
ック信号を接続したダイナミック形式の回路構成とする
ことも可能である。
Ｓ，負荷素子をＰＭＯＳとした擬示ＮＭＯＳ回路として
説明したが、全回路をＮＭＯＳまたはＰＭＯＳだけで構
成することも可能であり、また負荷素子のゲートにクロ
ック信号を接続したダイナミック形式の回路構成とする
ことも可能である。
以上説明したように本発明はＭＯＳＦＥＴ列を縦方向に
並べた単位列を横方向に並べてＰＬＡを構成することに
より高さの揃ったＰＬＡが実現できるので、多数のＰＬ
Ａを使ってＬＳＩを設計する場合、配置が単純化され
て、設計期間が短縮される。またＰＬＡ間のすき間の問
題も第３図に示すように、各ＰＬＡの入力数ｆ，ｉ，
１，積項線数ｇ，ｊ，ｍ，及び出力数ｈ，ｋ，ｎがそれ
ぞれ異なっていても、ほとんどすき間なしに並べること
ができ集積回路チップ上の占有面積を節約できる。更に
電源線やクロック線の位置も標準化されるので各ＰＬＡ
間の配線も容易になる。
並べた単位列を横方向に並べてＰＬＡを構成することに
より高さの揃ったＰＬＡが実現できるので、多数のＰＬ
Ａを使ってＬＳＩを設計する場合、配置が単純化され
て、設計期間が短縮される。またＰＬＡ間のすき間の問
題も第３図に示すように、各ＰＬＡの入力数ｆ，ｉ，
１，積項線数ｇ，ｊ，ｍ，及び出力数ｈ，ｋ，ｎがそれ
ぞれ異なっていても、ほとんどすき間なしに並べること
ができ集積回路チップ上の占有面積を節約できる。更に
電源線やクロック線の位置も標準化されるので各ＰＬＡ
間の配線も容易になる。
また集積回路チップの開発に当っては本発明による単位
列をあらかじめ並べたものを作っておき、回路機能に応
じて必要な部分にアルミで配線して行くというマスター
スライス方式を用いることもでき、開発期間短縮の効果
も期待できる。
列をあらかじめ並べたものを作っておき、回路機能に応
じて必要な部分にアルミで配線して行くというマスター
スライス方式を用いることもでき、開発期間短縮の効果
も期待できる。
第１図は本発明の実施例の単位列を示す図で(a)は平面
図，(b)は等価回路図である。第２図は本発明の実施例
のＰＬＡ回路図，第３図は複数のＰＬＡを並べた実施
例，第４図は従来のＰＬＡを示す図である。 １……第一のＭＯＳＦＥＴ列、２，１０，１２，１８…
…ポリシリコンによる共通ゲート電極、５，１３……Ｍ
ＯＳＦＥＴ列の共通ソース電極、６，１４……ＭＯＳＦ
ＥＴ列のドレイン電極、７……第一の負荷素子、８，１
６……負荷素子の共通ソース電極、９，１７……負荷素
子ドレイン電極、１１……第二のＭＯＳＦＥＴ列、１５
……第二の負荷素子、１９……ＡＮＤマトリクス、２
０，２２……負荷素子、２１……ＯＲマトリクス、３６
……入力線、３７〜３９……ＡＮＤマトリクス、４０…
…積項線、４１〜４３……ＯＲマトリクス、４４……出
力線、４５……入力線、４６……ANDマトリクス、４７
……積項線、４８……ＯＲマトリクス、４９……出力
線。
図，(b)は等価回路図である。第２図は本発明の実施例
のＰＬＡ回路図，第３図は複数のＰＬＡを並べた実施
例，第４図は従来のＰＬＡを示す図である。 １……第一のＭＯＳＦＥＴ列、２，１０，１２，１８…
…ポリシリコンによる共通ゲート電極、５，１３……Ｍ
ＯＳＦＥＴ列の共通ソース電極、６，１４……ＭＯＳＦ
ＥＴ列のドレイン電極、７……第一の負荷素子、８，１
６……負荷素子の共通ソース電極、９，１７……負荷素
子ドレイン電極、１１……第二のＭＯＳＦＥＴ列、１５
……第二の負荷素子、１９……ＡＮＤマトリクス、２
０，２２……負荷素子、２１……ＯＲマトリクス、３６
……入力線、３７〜３９……ＡＮＤマトリクス、４０…
…積項線、４１〜４３……ＯＲマトリクス、４４……出
力線、４５……入力線、４６……ANDマトリクス、４７
……積項線、４８……ＯＲマトリクス、４９……出力
線。
Claims (2)
- 【請求項１】共通接続されたゲート電極を有する直線状
に配置された複数のＭＯＳＦＥＴから成る第一のＭＯＳ
ＦＥＴ列と、第一の負荷素子と、第一のＭＯＳＦＥＴ列
と同様の構造を有する第二のＭＯＳＦＥＴ列と、第二の
負荷素子とを順に縦方向に一列に並べたものを単位列と
して、この単位列が横方向に複数列並設され、前記複数
列の前記第一のＭＯＳＦＥＴ列によりＡＮＤマトリクス
が構成され、前記複数列の前記第二のＭＯＳＦＥＴ列に
よりＯＲマトリクスが構成され、前記ＡＮＤマトリクス
の積項線には前記第一の負荷素子が接続され、前記ＯＲ
マトリクスの出力線には前記第二の負荷素子が接続され
ていることを特徴とするプログラマブルロジックアレ
イ。 - 【請求項２】前記ＭＯＳＦＥＴ列は２本のポリシリコン
線を各々のゲート電極とし、ソース電極を共通接続した
ものであることを特徴とする特許請求の範囲第１項記載
のプログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213141A JPH063876B2 (ja) | 1986-09-09 | 1986-09-09 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213141A JPH063876B2 (ja) | 1986-09-09 | 1986-09-09 | プログラマブルロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367819A JPS6367819A (ja) | 1988-03-26 |
| JPH063876B2 true JPH063876B2 (ja) | 1994-01-12 |
Family
ID=16634254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213141A Expired - Lifetime JPH063876B2 (ja) | 1986-09-09 | 1986-09-09 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063876B2 (ja) |
-
1986
- 1986-09-09 JP JP61213141A patent/JPH063876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367819A (ja) | 1988-03-26 |
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