JPH0640245B2 - 薄膜トランジスタマトリツクス回路 - Google Patents
薄膜トランジスタマトリツクス回路Info
- Publication number
- JPH0640245B2 JPH0640245B2 JP61043311A JP4331186A JPH0640245B2 JP H0640245 B2 JPH0640245 B2 JP H0640245B2 JP 61043311 A JP61043311 A JP 61043311A JP 4331186 A JP4331186 A JP 4331186A JP H0640245 B2 JPH0640245 B2 JP H0640245B2
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- JP
- Japan
- Prior art keywords
- tft
- electrode
- bus line
- drain
- thin film
- Prior art date
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- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、簡略化されたプロセスによる薄膜トランジス
タマトリックスにおいて、ゲート電極及びゲートバスラ
イン上に形成される寄生ＴＦＴによる制御信号の表示電
極への混入を防止するために、寄生ＴＦＴと画素電極を
電気的に分離することによって、制御信号が画素電極に
混入しない薄膜トランジスタマトリックスを実現する様
にしたものである。
タマトリックスにおいて、ゲート電極及びゲートバスラ
イン上に形成される寄生ＴＦＴによる制御信号の表示電
極への混入を防止するために、寄生ＴＦＴと画素電極を
電気的に分離することによって、制御信号が画素電極に
混入しない薄膜トランジスタマトリックスを実現する様
にしたものである。
〔産業上の利用分野〕 本発明は簡略化されたプロセスによる薄膜トランジスタ
マトリックスの構造に関する。
マトリックスの構造に関する。
薄膜トランジスタマトリックスを内蔵した液晶ディスプ
レイは、ＣＲＴなみの良好なカラー表示が可能なことか
ら壁かけテレビやフラットなカラーＯＡ端末などを用途
に開発が進められている。このアクティブマトリックス
型の液晶パネルは薄膜トランジスタ（ＴＦＴ）を作成工
程でのマスクを低減することが必要であり、簡素化され
たプロセスのＴＦＴ構造が提案されているが、寄生ＴＦ
Ｔを通じての信号が混入する等の特性面での悪影響があ
る。このため簡略化されたプロセスで、かつ特性の良い
薄膜トランジスタを実現する事が要望されている。
レイは、ＣＲＴなみの良好なカラー表示が可能なことか
ら壁かけテレビやフラットなカラーＯＡ端末などを用途
に開発が進められている。このアクティブマトリックス
型の液晶パネルは薄膜トランジスタ（ＴＦＴ）を作成工
程でのマスクを低減することが必要であり、簡素化され
たプロセスのＴＦＴ構造が提案されているが、寄生ＴＦ
Ｔを通じての信号が混入する等の特性面での悪影響があ
る。このため簡略化されたプロセスで、かつ特性の良い
薄膜トランジスタを実現する事が要望されている。
今日アクティブマトリックス液晶装置のアクティブマト
リックス素子の製造方法として各種の技術が開発されて
いる。例えば単結晶シリコン又は多結晶シリコンＭＯＳ
ＦＥＴやアモルファスシリコン又はカドミウムセレン薄
膜トランジスタ等を使用したものが知られている。しか
しながら、これらのアクティブマトリックス素子を形成
するには、一般には数多くのフォトリソグラフィ工程を
ともなう複雑な工程を必要とし、これが製造上やコスト
面で不利なものとなっていた。
リックス素子の製造方法として各種の技術が開発されて
いる。例えば単結晶シリコン又は多結晶シリコンＭＯＳ
ＦＥＴやアモルファスシリコン又はカドミウムセレン薄
膜トランジスタ等を使用したものが知られている。しか
しながら、これらのアクティブマトリックス素子を形成
するには、一般には数多くのフォトリソグラフィ工程を
ともなう複雑な工程を必要とし、これが製造上やコスト
面で不利なものとなっていた。
そこで製造工程を簡略化した、簡略化プロセスによる薄
膜トランジスタマトリックス回路の製造方法が提案され
次の文献にその一例が載っている。
膜トランジスタマトリックス回路の製造方法が提案され
次の文献にその一例が載っている。
“AN IMPROVED DESIGN OF ACTIVE MATRIX LCD REQUIRIN
G ONLY TWO PHOTOLITHOGRAPHIC STEPS"1985 INTENATION
AL DISPLAY RESEARCH CONFERENCE。
G ONLY TWO PHOTOLITHOGRAPHIC STEPS"1985 INTENATION
AL DISPLAY RESEARCH CONFERENCE。
この文献ではトップゲート型（スタッガード型）ＴＦＴ
に関するものが述べられている。
に関するものが述べられている。
第８図は従来のＴＦＴマトリックス回路の１画素領域の
平面図、第７図は第８図におけるａ−ａ′断面図を示
す。
平面図、第７図は第８図におけるａ−ａ′断面図を示
す。
図において、１はＩＴＯで形成されたドレインバスライ
ン、２はＩＴＯで形成された画素電極、３はリンをドー
プした水素化アモルファスシリコン（a-ＳiＨ-n＋）
層、４は水素化アモルファスシリコン（a-ＳiＨ）層、
５は酸化シリコン（ＳiＯ2）層、６はアルミニウムのゲ
ートバスライン、７はソース電極、１２はガラス基板で
ある。
ン、２はＩＴＯで形成された画素電極、３はリンをドー
プした水素化アモルファスシリコン（a-ＳiＨ-n＋）
層、４は水素化アモルファスシリコン（a-ＳiＨ）層、
５は酸化シリコン（ＳiＯ2）層、６はアルミニウムのゲ
ートバスライン、７はソース電極、１２はガラス基板で
ある。
このＴＦＴマトリックス回路は２枚のマスク工程で形成
でき、アモルファスシリコン活性層（a-ＳiＨ）４は最
上部のゲートバスライン６を製作する時のマスクと同一
のマスクでパターニングされるので簡略にＴＦＴが製造
できる。
でき、アモルファスシリコン活性層（a-ＳiＨ）４は最
上部のゲートバスライン６を製作する時のマスクと同一
のマスクでパターニングされるので簡略にＴＦＴが製造
できる。
ところで第７図および第８図に示したＴＦＴマトリック
ス回路の製造プロセスは簡略化されているが、反面次の
ような問題点が発生する。
ス回路の製造プロセスは簡略化されているが、反面次の
ような問題点が発生する。
つまり前述した如く、アモルファスシリコンの活性層４
がゲートバスライン６の下全面にわたって最絡的に残る
構造となっているので、第９図の等価回路に示す如く、
アドレス用ＴＦＴ８以外に寄生ＴＦＴ９が形成されてし
まう。
がゲートバスライン６の下全面にわたって最絡的に残る
構造となっているので、第９図の等価回路に示す如く、
アドレス用ＴＦＴ８以外に寄生ＴＦＴ９が形成されてし
まう。
この寄生ＴＦＴ９は、画素電極２と１つ隣りのドレイン
バス１′の間に入ることとなる。
バス１′の間に入ることとなる。
この回路ではアドレス時に隣りのドレインバスライン
１′から寄生ＴＦＴ９を通じてデータ信号が混入するほ
かに、寄生ＴＦＴ９のゲート電極とアドレス用ＴＦＴ８
の間の容量結合により、アドレスパルスがアドレス用Ｔ
ＦＴ８のソース電極７（即ち画素電極２）に混入すると
いう問題が生じる。これらの内、特に後者のゲート、ソ
ース電極間容量を通じての信号混入は寄生ＴＦＴ９の容
量が大きいため、その影響は大きい。
１′から寄生ＴＦＴ９を通じてデータ信号が混入するほ
かに、寄生ＴＦＴ９のゲート電極とアドレス用ＴＦＴ８
の間の容量結合により、アドレスパルスがアドレス用Ｔ
ＦＴ８のソース電極７（即ち画素電極２）に混入すると
いう問題が生じる。これらの内、特に後者のゲート、ソ
ース電極間容量を通じての信号混入は寄生ＴＦＴ９の容
量が大きいため、その影響は大きい。
このために、液晶セル１０へかかる実効値電圧をデータ
電圧（アドレス時のデータバスの電位）によって精度良
く制御する事が困難となり特に階調表示を行なおうとす
るとき大きな問題となる。
電圧（アドレス時のデータバスの電位）によって精度良
く制御する事が困難となり特に階調表示を行なおうとす
るとき大きな問題となる。
本発明の目的は従来の簡略方法でＴＦＴマトリックスを
製作する場合の上記問題点を解決するもので、本発明に
よれば、この目的は画素毎に設けた薄膜トランジスタ
（ＴＦＴ）と、該ＴＦＴのゲート電極と接続されるゲー
トバスラインと、該ＴＦＴのドレイン電極と接続される
ドレインバスラインを有し、該ＴＦＴにより画素電極を
駆動する薄膜トランジスタマトリックス回路において、 該ゲートバスラインおよびゲート電極の上部（又は下
部）に該ゲートバスラインおよびゲート電極と重なる半
導体層を設け、ドレインバスラインと重ならない該半導
体層領域を当該画素ＴＦＴのドレイン電極により、隣接
するドレインバスライン（又は隣接するドレインバスラ
インおよびドレイン電極）に接する第１の領域と、当該
画素ＴＦＴのドレイン電極（又はドレイン電極およびド
レインバスライン）にのみ接する第２の領域に分割し、
該第２の領域にソース電極を設け、このソース電極と画
素電極を接続した事を特徴とする薄膜トランジスタマト
リックス回路により達成される。
製作する場合の上記問題点を解決するもので、本発明に
よれば、この目的は画素毎に設けた薄膜トランジスタ
（ＴＦＴ）と、該ＴＦＴのゲート電極と接続されるゲー
トバスラインと、該ＴＦＴのドレイン電極と接続される
ドレインバスラインを有し、該ＴＦＴにより画素電極を
駆動する薄膜トランジスタマトリックス回路において、 該ゲートバスラインおよびゲート電極の上部（又は下
部）に該ゲートバスラインおよびゲート電極と重なる半
導体層を設け、ドレインバスラインと重ならない該半導
体層領域を当該画素ＴＦＴのドレイン電極により、隣接
するドレインバスライン（又は隣接するドレインバスラ
インおよびドレイン電極）に接する第１の領域と、当該
画素ＴＦＴのドレイン電極（又はドレイン電極およびド
レインバスライン）にのみ接する第２の領域に分割し、
該第２の領域にソース電極を設け、このソース電極と画
素電極を接続した事を特徴とする薄膜トランジスタマト
リックス回路により達成される。
本発明のＴＦＴマトリックス回路では、ドレイン電極を
中心に、アドレス用ＴＦＴと寄生ＴＦＴを分離する構成
となるので、第３図の等価回路に示すようにアドレス用
ＴＦＴ８と寄生ＴＦＴ９が電気的に分離されるので寄生
ＴＦＴ９を通じてアドレス用ＴＦＴ８のソース電極７
（画素電極２）への信号混入がなくなり良好な表示品質
を得ることができる。
中心に、アドレス用ＴＦＴと寄生ＴＦＴを分離する構成
となるので、第３図の等価回路に示すようにアドレス用
ＴＦＴ８と寄生ＴＦＴ９が電気的に分離されるので寄生
ＴＦＴ９を通じてアドレス用ＴＦＴ８のソース電極７
（画素電極２）への信号混入がなくなり良好な表示品質
を得ることができる。
次に図面により本発明の詳細な説明する。
第１図は本発明の第１の実施例によるＴＦＴマトリック
ス回路の１画素領域の平面図、第２図は第１図における
ｌ−ｌ′−ｌ″断面図、第３図は等価回路を示す。
ス回路の１画素領域の平面図、第２図は第１図における
ｌ−ｌ′−ｌ″断面図、第３図は等価回路を示す。
第１図および第２図を参照しながら本発明のＴＦＴマト
リックス回路の製造法を説明する。
リックス回路の製造法を説明する。
まず第１の工程として、ガラス基板１２上に透明導電膜
としてＩＴＯを蒸着等で５００〜2000Åの厚さに形成
し、その上にシランガス(SiH4)，Ｈ２ガス、ＰＨ３ガス
の混合ガスを使用してプラズマＣＶＤ法によりリン
（Ｐ）ドープ水素化アモルファスシリコン膜（a-ＳiＨ-
n＋）を１００〜５００Åの厚さに形成する。
としてＩＴＯを蒸着等で５００〜2000Åの厚さに形成
し、その上にシランガス(SiH4)，Ｈ２ガス、ＰＨ３ガス
の混合ガスを使用してプラズマＣＶＤ法によりリン
（Ｐ）ドープ水素化アモルファスシリコン膜（a-ＳiＨ-
n＋）を１００〜５００Åの厚さに形成する。
次に第１のマスクを使用してドレインバスライン１，
１′およびドレイン電極１１，画素電極２おそびソース
電極７の部分を残して他をエッチングにて除去する。
１′およびドレイン電極１１，画素電極２おそびソース
電極７の部分を残して他をエッチングにて除去する。
次に第２の工程として、ＳiＨ４ガスとＨ２ガスの混合
ガスを使用し、プラズマＣＶＤ法によりアモルファスシ
リコン半導体層（a-ＳiＨ）４を１００〜1000Åの厚さ
に形成する。さらにその上にアルミニウムを蒸着によっ
て２０００Å〜１μｍの厚さに形成し、第２のマスクを
使用してゲートバスライン６、ゲート電極１３をパター
ニング形成し、ゲートバスライン６、ゲート電極１３以
外のアルミニウム層とa-ＳiＨ-n＋層をエッチングで除
去する。
ガスを使用し、プラズマＣＶＤ法によりアモルファスシ
リコン半導体層（a-ＳiＨ）４を１００〜1000Åの厚さ
に形成する。さらにその上にアルミニウムを蒸着によっ
て２０００Å〜１μｍの厚さに形成し、第２のマスクを
使用してゲートバスライン６、ゲート電極１３をパター
ニング形成し、ゲートバスライン６、ゲート電極１３以
外のアルミニウム層とa-ＳiＨ-n＋層をエッチングで除
去する。
なお上記a-ＳiＨ-n＋層はオーミックコンタクトを良好
に保つために挿入されている。
に保つために挿入されている。
本発明では第１図に示す如く、ゲートバスライン６およ
びゲート電極１３の下に存在する半導体層であって、か
つドレインバスライン１，１′と重ならない部分（第１
図における斜線部分）をドレイン電極１１で完全に寄生
ＴＦＴの部分とアドレス用ＴＦＴの部分の部分に２
分した構成になっている。
びゲート電極１３の下に存在する半導体層であって、か
つドレインバスライン１，１′と重ならない部分（第１
図における斜線部分）をドレイン電極１１で完全に寄生
ＴＦＴの部分とアドレス用ＴＦＴの部分の部分に２
分した構成になっている。
アドレス用ＴＦＴのチャネルはドレイン電極１１とソー
ス電極７の間に形成されることとなり、第３図の等価回
路に示すように、このアドレス用ＴＦＴ８は寄生ＴＦＴ
９と電気的に分離され、この構成であれば寄生ＴＦＴ９
を通して、アドレス用ＴＦＴの画素電極２に信号が混入
することがなくなる。
ス電極７の間に形成されることとなり、第３図の等価回
路に示すように、このアドレス用ＴＦＴ８は寄生ＴＦＴ
９と電気的に分離され、この構成であれば寄生ＴＦＴ９
を通して、アドレス用ＴＦＴの画素電極２に信号が混入
することがなくなる。
第４図〜第６図は本発明の他の実施例によるＴＦＴマト
リックス回路の平面図を示すものであり、製造方法およ
び等価回路は第１図の実施例の場合と同じである。
リックス回路の平面図を示すものであり、製造方法およ
び等価回路は第１図の実施例の場合と同じである。
なお第５図の実施例の場合はゲートバスライン６はゲー
ト電極を含んだパターンであり、第６図の実施例ではド
レインバスライン１，１′はドレイン電極を含んだパタ
ーンとなっている。
ト電極を含んだパターンであり、第６図の実施例ではド
レインバスライン１，１′はドレイン電極を含んだパタ
ーンとなっている。
以上説明したように、本発明によれば、簡略化プロセス
によるＴＦＴマトリックス回路を採用しても、アドレス
用ＴＦＴと寄生ＴＦＴが電気的に分離されているので、
寄生ＴＦＴを通して、アドレス用ＴＦＴに信号の混入が
なくなり、液晶セルに対する精度よい電圧制御が可能と
なり高品質の階調表示が可能となり、かつ表示パネルの
製造が容易となる利点がある。
によるＴＦＴマトリックス回路を採用しても、アドレス
用ＴＦＴと寄生ＴＦＴが電気的に分離されているので、
寄生ＴＦＴを通して、アドレス用ＴＦＴに信号の混入が
なくなり、液晶セルに対する精度よい電圧制御が可能と
なり高品質の階調表示が可能となり、かつ表示パネルの
製造が容易となる利点がある。
第１図は本発明の実施例によるＴＦＴマトリックス回路
の平面図、第２図は第１図におけるｌ−ｌ′−ｌ″断面
図、第３図は第１図に示すＴＦＴの等価回路図、第４図
〜第６図は本発明の他の実施例によるＴＦＴマトリック
ス回路の平面図、第７図は第８図におけるａ−ａ′断面
図、第８図は従来のＴＦＴマヘリックス回路の平面図、
第９図は第８図に示すＴＦＴの等価回路図を示す。 図において１，１′はドレインバスライン、２は画素電
極、３はa-ＳiＨ-n＋層、４は半導体層（a-ＳiＨ）、５
はＳｉＯ2層、６はゲートバスライン、７はソース電
極、８はアドレス用ＴＦＴ、９は寄生ＴＦＴ、１０は液
晶セル、１１はドレイン電極、１２はガラス基板、１３
はゲート電極を示す。
の平面図、第２図は第１図におけるｌ−ｌ′−ｌ″断面
図、第３図は第１図に示すＴＦＴの等価回路図、第４図
〜第６図は本発明の他の実施例によるＴＦＴマトリック
ス回路の平面図、第７図は第８図におけるａ−ａ′断面
図、第８図は従来のＴＦＴマヘリックス回路の平面図、
第９図は第８図に示すＴＦＴの等価回路図を示す。 図において１，１′はドレインバスライン、２は画素電
極、３はa-ＳiＨ-n＋層、４は半導体層（a-ＳiＨ）、５
はＳｉＯ2層、６はゲートバスライン、７はソース電
極、８はアドレス用ＴＦＴ、９は寄生ＴＦＴ、１０は液
晶セル、１１はドレイン電極、１２はガラス基板、１３
はゲート電極を示す。
Claims (1)
- 【請求項１】画素毎に設けた薄膜トランジスタ（ＴＦ
Ｔ）と、 該ＴＦＴのゲート電極（13）と接続されるゲートバスラ
イン(6)と、該ＴＦＴのドレイン電極（11）と接続され
るドレインバスライン(1)を有し、該ＴＦＴにより画素
電極(2)を駆動する薄膜トランジスタマトリックス回路
において、 該ゲートバスライン(6)およびゲート電極（13）の上部
（又は下部）に該ゲートバスラインおよびゲート電極と
重なる半導体層を設け、ドレインバスラインと重ならな
い該半導体層領域を当該画素ＴＦＴのドレイン電極（1
1）により、隣接するドレインバスライン（1,1′）（又
は隣接するドレインバスラインおよびドレイン電極）に
接する第１の領域と、当該画素ＴＦＴのドレイン電極
（11）（又はドレイン電極およびドレインバスライン）
にのみ接する第２の領域に分割し、該第２の領域に
ソース電極(7)を設け、このソース電極(7)と画素電極
(2)を接続した事を特徴とする薄膜トランジスタマトリ
ックス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043311A JPH0640245B2 (ja) | 1986-02-28 | 1986-02-28 | 薄膜トランジスタマトリツクス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043311A JPH0640245B2 (ja) | 1986-02-28 | 1986-02-28 | 薄膜トランジスタマトリツクス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62200392A JPS62200392A (ja) | 1987-09-04 |
| JPH0640245B2 true JPH0640245B2 (ja) | 1994-05-25 |
Family
ID=12660254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043311A Expired - Lifetime JPH0640245B2 (ja) | 1986-02-28 | 1986-02-28 | 薄膜トランジスタマトリツクス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640245B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662290B1 (fr) * | 1990-05-15 | 1992-07-24 | France Telecom | Procede de realisation d'un ecran d'affichage a matrice active et a condensateurs de stockage et ecran obtenu par ce procede. |
-
1986
- 1986-02-28 JP JP61043311A patent/JPH0640245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62200392A (ja) | 1987-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| R250 | Receipt of annual fees |
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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