JPH0642264B2 - ２項デ−タメモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２項データメモリに関し、特にデータ駆動方式
により演算順序を制御する演算処理装置に用いる２項デ
ータメモリに関するものである。

（従来技術とその問題点） 従来、データフロー処理装置は複数の演算処理機構や入
出力処理機構を接続する場合に、例えば乗算器，加算
器，メモリアクセスコントローラ，入出力コントローラ
などの固定された単一機能を持つ演算（制御）回路をリ
ング状にパイプライン方式のバスで接続する方式が開発
提案されている。このようなデータフロー処理装置は演
算回路等の種類の選択および演算回路を並べる順序をあ
る特定の処理に対して最適なものとする必要があり、そ
れ以外の処理に対してはパフォーマンスが著しく低下す
るという問題があった。また、この種のデータフロー処
理装置は処理に応じて、演算器の種類や、配置を変える
と、必要とする演算器の種類が増加し、コストの増大を
招く。これに対し、このデータフロー処理装置（特開昭
５８−70360号公報記載）は第２図に示すように演算回
路を多機能化し、プロセッサユニットに集約し、パイプ
ライン方式のバスでトランスファーテーブルメモリ２
２，パラメータテーブルメモリ２３，データメモリ２
４，キューメモリ２５およびプロセッサユニット２６を
結合し、２項演算に対してはデータフロー方式による、
コントロールを初期設定されたパラメータテーブル、お
よびデータメモリを用いて行い、さらに外部回路との入
出力を行うバスインターフェースを備えたものを１モジ
ュールとしたとき、同一のモジュールを複数個直列に接
続するだけで、接続個数に応じてパフォーマンスが向上
するデータフロー処理装置が提案されている。

しかし、このデータフロー処理装置はデータの行き先ア
ドレスを貯えておくトランスファーテーブルメモリ２２
と、前記のアドレスでアクセスされ、命令を貯えておく
パラメータテーブルメモリ２３と、２項演算の片側の入
力データを一時貯えておくデータメモリ２４と、前記デ
ータメモリからのデータの待ち合せを行うキューメモリ
２５と、前記キューメモリ出力に対して２項演算または
単項演算を行い前記トランスファーテーブルメモリへ出
力するプロセッサユニット２６と、これらを接続するリ
ング状のパイプラインバスと、前記パイプラインバスと
外部バスとの間のデータの入出力をコントロールするバ
スインタフェース２１とを備え初期設定時に前記パラメ
ータテーブルメモリに任意に設定された命令に従って前
記プロセッサユニットが動作し、 たとえば、データメモリ２４の動作機能としてデータメ
モリ２４は２項演算（２種類のデータを入力とする演
算）のデータが両方共にそろうまで、先に到着したデー
タの方を一時待たせておくためのキュー、定数演算のた
めの定数、ルックアップ用のテーブル、状態遷移処理用
の遷移テーブル、入出力データの格納に用いられる。デ
ータメモリ２４の書きこみエネーブル信号はパラメータ
テーブルメモリ２３から入力する。２項演算命令が指定
され、両方のデータがそろうとパラメータテーブルメモ
リ２３からの入力データとデータメモリ２４からの読み
出しデータとを同時にキューメモリ２５に出力する。

また２項演算におけるデータフロー方式による制御につ
いては次のように説明されている。

すなわち、プロセッサユニット２６への入力データの数
は１つまたは２つであり、出力データの数は１から１６
まで指定できる。入力データの数が１つの場合の処理を
単項演算といい、入力データの数が２つの場合の処理を
２項演算という。単項演算の場合は入力データの数が１
つであるので待ち合せを行う必要はないが２項演算の場
合は２つのデータがそろうまで演算が実行できないので
先に到着したデータをデータメモリ２４の中の２項キュ
ーに保存しておき、待ち合せを行って、後に到着したデ
ータがきたときにデータメモリの中の２項キューからよ
み出したデータと一緒にしてキューメモリ２５を通して
プロセッサユニット２６での演算を開始する。すなわ
ち、２項演算に対してはデータフロー方式の実行制御を
行っている。

例えば、「ＡとＢ」および「ＡとＣ」との２種の２項演
算を行なう場合、データＡを２個用意するか、Ａを見か
け上定数として扱うことにより複数回使用する方法しか
なかった。しかしながら前者の方法では複製のための一
命令が必要となりさらに複製個数分の２項キューが必要
となること、後者の方法では定数としてしまうことから
データメモリの一部が常時占有され、定数値の書換のタ
イミング制御をソフトウェアでプログラムする必要が生
じる等の欠点があった。

（発明の目的） 本発明の目的は従来の２項データメモリにおける欠点を
除去すると共に同一データがいくつか使用される場合に
演算及びプログラミングを簡単化し、データメモリを有
効に利用する手段を備えた、データフロー処理装置に適
した２項データメモリを提供することにある。

（発明の構成） 本発明によれば、データを保存するデータメモリと、入
力データに付加した制御信号が保存を指示している場合
は入力順に前記データメモリに保存し、前記制御信号が
読み出しを指示している場合は前記データメモリの保存
データの先頭データを読み出し消却して前記入力データ
と前記先頭データとの組データとして出力し、前記制御
信号が複製を指示している場合は前記保存データの先頭
データの複製データを作って前記入力データとの組デー
タとして出力する読み出し制御部と、を備えた２項デー
タメモリが得られる。

（実施例） 本発明の実施例について、図面を参照して説明する。

第１図は本発明の一実施例を示す。第１図において、本
実施例はデータフロー処理装置におけるデータメモリ部
１０と、このデータメモリ部を制御し、信号線１００に
接続される読み出し制御部１１とを含む。信号線１００
はデータ入力線であり、入力データはデータ値，識別
子，制御信号とからなる。入力データのうちデータ値は
データメモリ部１０と読み出し制御部１１へ信号線１０
１から入力されている。

一方、識別子と制御信号はそれぞれ信号線１０２と１０
３によって読み出し制御部１１へ入力される。読み出し
制御部１１は内部にワーキングメモリを備えており、信
号線１０１から入力するデータ値を用いて処理を開始す
る以前にあらかじめワーキングメモリの内容を設定す
る。第３図はＮ語から構成されたワーキングメモリの一
例を示している。

前記入力データの識別子はワーキングメモリのＮ語中の
一語を指定するのに使用される。例えば識別子がｎであ
ると第３図に示したようにｎ番地の一語の内容が動作に
利用される。第４図は前記ｎ番地の一語が５つのフィー
ルドから構成されている例を示している。第１のフィー
ルド４１はライトアドレスで、この値は入力データをデ
ータメモリに書込む時の相対書込みアドレスであり、書
込終了によってインクリメント（１を加算）される。

第２のフィールド４２はリードアドレスで、この値は２
項演算の相手方のデータをデータメモリ１０から読み出
すための相対読み出しアドレスであり、読み出し終了後
インクリメントする場合とインクリメントしない場合と
がある。

第３のフィールド４３はバッファサイズであり、識別子
毎に用意するデータメモリ１０中のバッファエリアのサ
イズを設定するのに使用する。前記ライトアドレス，リ
ードアドレスはともにインクリメントされてバッファサ
イズに達すると、次のインクリメント時にはゼロクリア
されるので、アドレス値は順回しバッファエリアが有効
に利用される。

第４のフィールド４４はオフセットアドレスであり、識
別子毎の前記バッファエリアのデータメモリ１０におけ
る先頭アドレスを与えるものである。

第５のフィールド４５はステータスであり、最後に行っ
た動作がデータメモリの読み出しであるが書込みである
かを保持している。前記ライトアドレスとリードアドレ
スが一致している時に、ステータスが読み出しであれば
バッファが空であることを、ステータスが書込みであれ
ばバッファが充満していることを示す。

読み出し制御部１１からメモリメモリ１０へはアドレス
が信号線１０４，リード／ライト制御信号が信号線１０
５により入力されている。データメモリ１０から信号線
１０６によって読み出されたデータが、信号線１００の
入力データと共に２項演算用組データとして外部へ出力
される。

以下に本実施例の具体的動作を説明すると、２項演算を
行なう被演算データは同じ識別子を持っている。ただ
し、データに付加される制御信号に２項のうちどちらの
データであるかをさらに識別するための情報（ストアフ
ラグ）が１ビット含まれている。前記ストアフラグが真
であると入力データはデータメモリ１０に入力した順に
保持されるが、そのアドレス前記読み出し制御部１１内
部のワーキングメモリにあるオフセットアドレスに対し
てライトアドレスを相対値とするアドレスである。また
書込み動作後にライトアドレスはインクリメントされ
て、次の書込みアドレスを示す。

次に前記ストアフラグが偽の入力データの場合は、入力
したデータとデータメモリ部１０に保持したデータとが
被演算組データとして出力される。ただし、入力データ
に付加される制御信号中のカウントフラグの真・偽によ
りその時の動作が異なる。

(1) カウントフラグが真の場合 データメモリ１０からオフセットアドレスからリードア
ドレスだけずれた番地からデータを読み出し、入力デー
タと共に組データとして出力する。この時リードアドレ
スがインクリメントされて、次の読み出しをかける入力
データに対しては、前記読み出しデータの次のデータが
読み出される。

(2) カウントフラグが偽の場合 データメモリ１０からオフセットアドレスからリードア
ドレスだけずれた番地からデータを複製して、入力デー
タと共に組データとして出力する。このときリードアド
レスはインクリメントされず、次の読み出しをかける入
力データに対しては前記読み出しデータと同じデータが
読み出される。

第５図は前記ストアフラグ（真をＳ，偽をで示す）カ
ウントフラグ（真をＣ，偽をで示す）を付加したデー
タが番号順に到着した時の２項演算用に出力される組デ
ータを模式的に示している。

このように本発明の実施例は従来のデータフロー処理装
置（特開昭５８−70360）において、同一データが複数
回の２項演算で用いられる場合に、複製命令を用いてデ
ータを必要個数分コピーする必要が無く、命令数の節約
と各複製データ毎の２項待ち合せのバッファが不用とな
り、処理時間の短縮、およびデータメモリの使用領域を
小さくできる。また本発明の実施例は定数値としてデー
タメモリに確保する場合に比べ、定数値の入れ換えのタ
イミングをソフトウェアでプログラムする必要がなく、
読み出しデータに付加したカウントフラグにより自動的
に次の値の読み出しが行える。

なお本発明の実施例は２項待ち合せ制御を行うデータフ
ロー型演算装置であれば適用できる。

（発明の効果） 本発明は以上説明したように同一データをいくつか使用
する場合に演算及びプログラミングを簡単化し、データ
メモリを有効に利用でき、かつ処理時間の短縮およびデ
ータメモリの使用領域を小さくできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のデータ処理装置を示すブロック図、第３図はワー
キングメモリを示す図、第４図はワーキングメモリの１
語の構成を示す図、第５図は本発明の動作を示す模式図
である。 １０……データメモリ部、１１……読み出し制御部、１
００〜１０６……信号線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データを保存するデータメモリと、入力デ
   ータに付加した制御信号が保存を指示している場合は入
   力順に前記データメモリに保存し、前記制御信号が読み
   出しを指示している場合は前記データメモリの保存デー
   タの先頭データを読み出し消却して前記入力データと前
   記先頭データとの組データとして出力し、前記制御信号
   が複製を指示している場合は前記保存データの先頭デー
   タの複製データを作って前記入力データとの組データと
   して出力する読み出し制御部と、を備えたことを特徴と
   する２項データメモリ。