JPH0766313B2

JPH0766313B2 - プロセッサ間通信方式

Info

Publication number: JPH0766313B2
Application number: JP20479888A
Authority: JP
Inventors: 基範桐原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-08-19
Filing date: 1988-08-19
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPH0254361A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はプロセッサ間でデータを転送するプロセッサ間
通信方式に関し、特にフォワード方向印字及びリバース
方向印字を行うシリアルドットプリンタ等のプリンタに
おけるプロセッサ間通信方式に関するものである。

（従来の技術）従来、この種のプロセッサ間通信方式として、プロセッ
サに内蔵されているシリアルポートを介して通信する方
式、プロセッサ間を双方向レジスタにより接続し該双方
向レジスタを介して通信する方式等が一般に用いられて
いた。後者の方式は一方のプロセッサが双方向レジスタ
にデータを書込み、データ書込みが行なわれたことを他
方のプロセッサに通知すると、他方のプロセッサはその
通知を受けてその双方向レジスタからデータを読出すと
いうことを双方向で行なうことによりデータを転送する
通信方式である。

（発明が解決しようとする課題）しかしながら、上記通信方式ではいずれもプロセッサは
１バイトごとに書込み、あるいは読出し処理を行なう必
要があるので、プリンタのようにプロセッサ間で転送す
べき印字データ（イメージデータ）のデータ量が大きい
場合には、プロセッサの処理時間の殆んどがプロセッサ
間のデータ転送のために使用されることとなり、従って
プロセッサのデータ処理効率が大きく低下するという問
題があった。また、受信側（スレーブ）のプロセッサで
は、１度に印字する印字ヘッドのエレメント数等のデー
タ量に応じて受信したデータを編集する必要があると共
に、フォワード方向印字及びリバース方向印字を行うプ
リンタではその方向に応じてデータを並び換える必要が
あるので、受信側のプロセッサの処理負担が大きいとい
う問題点があった。

本発明は上記問題点を除去し、プロセッサのデータ処理
効率を向上させると共に、受信側のプロセッサと負担を
軽減することが可能なプロセッサ間通信方式を提供する
ことを目的とする。

（課題を解決するための手段）本発明は前記問題点を解決するために、第１及び第２の
プロセッサ間でデータを転送するプロセッサ間通信方式
において、第１のプロセッサによりアクセスされデータ
を格納するメモリと、前記メモリの出力に並列に接続さ
れ一度に印字するデータ量に応じて段数が定められるｍ
段のレジスタと、選択信号に基づいて前記ｍ段のレジス
タの出力を選択するセレクタと、第１のプロセッサから
のライト信号に基づいて前記ｍ段のレジスタのライトタ
イミングを発生すると共に第２のプロセッサからのリー
ド信号に基づいて前記選択信号を発生する発生手段と、
ファーストイン／ファーストアウトの第１のモードから
ファーストイン／ストアウトの第２のモードかを示すモ
ード信号に基づいて、前記ライトタイミング及び前記選
択信号のタイミングのうち一方を制御することにより、
前記ｍ段のレジスタの書込み順序と読出し順序を同一に
制御するか、逆に制御するかのモード切替を行ってモー
ド設定を行う設定手段とを備え、フォワード方向印字の
場合にはモード信号を第１のモードとし、第１とプロセ
ッサは前記メモリの内容を昇順のアドレスで読出し、リ
バース方向印字の場合には前記メモリの内容を降順のア
ドレスで読出すと共に、前記発生手段にライト信号を与
えることにより、前記ｍ段のレジスタにデータを書込
み、第２のプロセッサは前記発生手段にリード信号を与
えることにより、前記セレクタを介してｍ段のレジスタ
の内容を読出すものである。

（作用）本発明は次のように作用する。一度に印字するデータ
量、例えば一度に印字する印字ヘッドのエレメント数が
16のときには、２バイト（＝16/8）となり、２段のレジ
スタ（第１段及び第２段のレジスタ）が設けられ、２バ
イト連続して書込み及び読出しが行われる。即ち、フォ
ワード方向印字の場合には例えば第１とプロセッサはモ
ード信号を第１のモードとして設定手段に与えた後、メ
モリの内容を昇順のアドレスで２バイト連続読出して２
段のレジスタに送ると共に、発生手段にライト信号を与
える。この結果、発生手段（例えば後述するカウンタ，
デューダ及び出力ゲート回路等）はライト信号に基づい
て２段のレジスタのライトタイミングを発生させる。設
定手段（例えば後述するモード設定回路）は発生手段で
発生するライトタイミング又は選択信号のタイミングを
制御することにより、モード設定を行う。例えばライト
タイミングを制御する場合には、発生手段がライト信号
に基づいて第１段のレジスタ、第２段のレジスタの順に
ライトタイミングを発生させると、設定手段は第１モー
ド時に当該ライトタイミングをそのままのタイミングで
対応するレジスタに与え、第２のモード時には当該ライ
トタイミングを第２段のレジスタ、第１段のレジスタの
逆の順序にして２段のレジスタに与える。フォワード方
向印字の場合は第１のモードであるので、第１バイト目
のデータは第１段のレジスタ、第２バイト目のデータは
第２段のレジスタにセットされる。一方、第２のプロセ
ッサが発生手段にリード信号を与えると、発生手段はセ
レクタに第１段のレジスタ、第２段のレジスタの順でそ
の出力を選択させる選択信号を発生させる。この結果、
第１段及び第２段のレジスタの内容が２バイト連続して
読出される。従って、第２のプロセッサ側でデータを編
集することなく、読出されたデータをフォワード方向に
印字することが可能となる。一方、リバース方向印字の
場合には、例えば第１のプロセッサはモード信号を第２
のモードとして設定した後、メモリの内容を降順のアド
レスで２バイト連続して読出して２段のレジスタに送
る。第２のモードの場合には上述のように、設定手段が
ライトタイミングを逆に制御するので、第１バイト目の
データは第２段のレジスタにセットされ、第２バイト目
のデータは第１段のレジスタにセットされる。従って、
第２のプロセッサはフォワード方向印字の場合と同様に
して、第１段のレジスタにセットされた第２バイト目の
データ、第２段のレジスタにセットされた第１バイト目
のデータの順にセレクタを介して読出すことができる。
従って、データ転送時にデータの編集と並び換えが行な
われるので、第２のプロセッサはこれらの処理をするこ
となく、リバース方向印字を行うことが可能となる。従
って、前記従来技術の問題点を解決できるのである。

（実施例）以下、第１図乃至第４図を参照して本発明の実施例を説
明する。

第１図（ａ）は本発明の一実施例を示すブロック図であ
る。同図において、１はマスタのプロセッサ（CPUA）、
２はCPUA1が実行するプログラムを格納するROM、３はCP
UA1で処理するデータ（印字データ）を格納するRAM、４
は転送すべきデータを格納するレジスタ部、５はレジス
タ部４を制御するレジスタ制御部、６はスレーブのプロ
セッサ（CPUB）、７はCPUB6が実行するプログラムを格
納するROM、８はCPUB6の処理するデータを格納するRAM
である。同図（ａ）に示すように、CPUA1とROM2,RAM3及
びレジスタ部４の入力との間はCPUA1のデータバスで移
動され、更に、CPUA1とROM2及びRAM3とはCPUA1のアドレ
スで接続される。一方、CPUB6とレジスタ部４、ROM7及
びRAM8との間はCPUB6のデータバスで接続され、更にCPU
B6とROM7及びRAM8との間はCPUB6のアドレスバスで接続
される。また、CPUB6のデータバスには印字ヘッドの駆
動回路（図示せず）が接続される。

第１図（ｂ）はレジスタ部４及びレジスタ制御部５の内
部構成図である。同図（ｂ）は印字ヘッドが24エレメン
トで構成されるプリンタの場合の構成を示すものであ
る。

レジスタ部４において、印字ヘッドが24エレメントで構
成されるので、転送すべきデータを格納するレジスタ24
［エレメント］÷８［ビット］＝３［バイト］で構成さ
れる。同図（ｂ）に示すように、３バイト（即ち３段）
のレジスタをレジスタ（＃１）41、レジスタ（＃２）4
2、レジスタ（＃３）43とする。レジスタ41〜43はそれ
ぞれ８個のＤフリップフロップ（DF/F）で構成される。
各レジスタ41〜43の入力はCPUA1からのデータバスに接
続され、出力には各レジスタ41〜43の出力データを選択
するセレクタ44を通してCPUB6のデータバスに接続され
る。

レジスタ制御部５は、同図（ｂ）に示すように、ノアゲ
ート50,カウンタ51,デコーダ52,モード設定回路53,出力
ゲート回路54及び状態通知回路55から構成される。な
お、ノアゲート50,カウント51,デコーダ52及び出力ゲー
ト回路54から構成される部分が前述の発生手段に相当
し、モード設定回路53が設定手段に相当する。

カウンタ51は、Ｄフリップフロップ（DF/F）51a,51b及
びノアゲート51より成る３進カウンタである。このカウ
ンタ51のカウント入力（即ち、クロック端子）には、CP
UA1からのレジスタライト信号（レジスタWR）とCPUB6か
らのレジスタリード信号（レジスタRD）とがノアゲート
50によりノア条件でクロック信号（▲▲）として
入力される。このカウンタ51はレジスタWR又はレジスタ
RDにより“01",“10",“00"（"MSB LSB"）の順にカウン
トアップする。なお、前記MSBはDF/F51aのQ_A出力、LSB
はDF/F51bのQ_A出力を示す。また、DF/F51a,51bのQ_A出力
はセレクタ44の選択信号となる。

デコーダ52は、ノアゲート52a,52b,52cから成り、カウ
ンタ51の出力をノアゲート52aにより「00」、ノアゲー
ト52bにより「01」、ノアゲート52cにより「10」の状態
にデコードする。つまり、「00」はDF/F51aのQ_A出力が
論理“0"、DF/F51bのQ_A出力が論理“0"のときを示し、
このときノアゲート52aの出力は論理“1"となる。ま
た、「01」はDF/F51aのQ_A出力が論理“0"、DF/F51bのQ_A
出力が論理“1"のときを示し、このときノアゲート52b
の出力は論理“1"となる。さらに、「10」はDF/F51aのQ
_A出力が論理“1"、DF/F51bのQ_A出力が論理“0"のときを
示し、このときノアゲート52cの出力は論理“1"とな
る。

モード設定回路53bは、インバータ53a、アンドゲート53
b〜53e、及びオアゲート53f,53gから構成され、CPUA1か
らのモード信号に基づいてデコーダ52の出力（書込みタ
イミング）を制御することにより、ファーストイン／フ
ァーストアウトモード（モード信号“H"）か、ファース
トイン／ラーストアウトモード（モード信号“L"）を設
定する。

出力ゲート回路54は、３個のナンドゲート54a,54b,54c
から成り、モード設定回路53の出力に基づいて各ゲート
によりレジスタWRをゲートして、レジスタ41〜43に夫々
レジスタ＃１ライトパルス信号レジスタ＃２ライトパルス信号レジスタ＃３ライトパルス信号を与える。

状態通知回路55は、ナンドゲート55a,55b、及びSRフリ
ップフロップ（SRF/F）55cから成り、デコーダ52のノア
ゲート52cの出力に基づいてレジスタWRをナンドゲート5
5a、レジスタRDをナンドゲート55bで夫々ゲートし、こ
れらを夫々SRF/F55cのセット（Ｓ）入力端子、リセット
（Ｒ）入力端子に入力することにより、Ｑ出力よりCPUA
6へレジスタフル信号、出力よりCPUA1へレジスタエン
プティ信号を出力する。

次に、第２図（ａ），（ｂ）のタイムチャートを参照し
てレジスタ部４に対するレジスタ制御部５の制御動作を
説明する。同図（ａ），（ｂ）はそれぞれファーストイ
ン／ファーストアウトモード時、ファーストイン／ラー
ストアウトモード時のタイムチャートを示す。

レジスタ部４の各レジスタ41〜43に対するCPUA1からの
データ書込み、及びCPUB6からのデータ読み出しは３バ
イト単位で行なわれる。

まず書込みの場合について述べる。転送データを３バイ
ト連続して書込むために、CPUA1からのレジスタWRとし
て、第１バイト目のライト信号W1,第２バイト目のライ
ト信号W2,第３バイト目のライト信号W3のパルスがノア
ゲート50を介して３進のカウンタ51に順次入力され、カ
ウンタ51は“01",“10",“00"の順にカウントアップす
る（第２図（イ），（ハ））。カウンタ51の各出力（即
ちDF/F51a,51bのQ_A,▲▼出力）はデコーダ52のノア
ゲート52a,52b,52cによりデコードされる。つまり、前
にノアゲート52a,52b,52cの作用について説明したよう
に、DF/F51aのQ_A出力が論理“0"、DF/F51bのQ_A出力が論
理“0"のときノアゲート52aの出力は論理“1"となり、D
F/F51aのQ_A出力が論理“0"、DF/F51bのQ_A出力が論理
“1"のときノアゲート52bの出力は論理“1"となり、DF/
F51aのQ_A出力が論理“1"、DF/F51bのQ_A出力が論理“0"
のときノアゲート52cの出力は論理“1"となる（第２図
（ニ））。デコーダ52のノアゲート52a〜52cの出力信号
はファーストイン／ファーストモード時（モード信号
“H"）には、そのままモード設定回路53を介して出力ゲ
ート回路54に送られる。即ち、第１図（ｂ）に示すよう
に、ノアゲート52aの出力信号はアンドゲート53c及びオ
アゲート53fを介してナンドゲート54a、ノアゲート52b
の出力信号は直接接続されるナンドゲート54b、ノアゲ
ート52cの出力信号はアンドゲート53e及びオアゲート53
gを介してナンドゲート54cの夫々の一方の入力端子へ送
られる。一方、ファーストイン／ラーストアウト時（モ
ード信号“L"）には、ノアゲート52aの出力信号はアン
ドゲート53d及びオアゲート53gを介してナンドゲート54
cと一方の入力端子へ送られ、ノアゲート52cの出力信号
はアンドゲート53b及びオアゲート53fを介してナンドゲ
ート54aの一方の入力端子へ送られる。この結果、出力
ゲート回路54のナンドゲート54a,54b,54cの他方の入力
端子に入力されるレジスタWRのW1,W2,W3のタイミングに
応じて、ファーストイン／ファーストアウトモード時に
はファーストイン／ラーストアアウトモード時にはの順にナンドゲート54a,54b,54cよりレジスタ（＃１）4
1,レジスタ（＃２），レジスタ（＃３）43へこれらの対
応する信号が供給される（第２図（ホ）（ヘ）
（ト））。従って、ファースイン／ファーストアウトモ
ード時には第１バイト目の書込みデータは、レジスタ
（＃１）41に書込まれ、第２バイト目のデータはレジス
タ（＃２）42、第３バイト目のデータはレジスタ（＃
３）43に書込まれる。またファーストイン／ラーストア
ウトモード時には第１バイト目のデータはレジスタ（＃
３）43に、第２バイト目のデータはレジスタ（＃２）42
に、第３バイト目のデータはレジスタ（＃１）41に書込
まれることになる。このようにして、３バイトのデータ
の書込みを終了すると、レジスタライト信号（レジスタ
WR）はカウンタ51の出力が「10」つまりDF/F51aのQ_A出
力が論理“0"、DF/F51bのQ_A出力が論理“1"のときノア
ゲート52cの出力は論理“1"となることによりナンドゲ
ート55aでゲートされ、SRF/F55cをセットし、レジスタ
フルの状態を記憶する（第２図（チ））。SRF/F55cの
,Q出力はCPUA1及びCPUB6に入力され、CPUA1に対して
はレジスタ41〜43にデータが書込み済であることを通知
し、CPUB6に対してはレジスタ41〜43にデータ有りを通
知する。

次に読出しの場合について述べる。３バイトのデータ連
続して読出すためにCPUB6からのレジスタRDとして第１
バイト目のリード信号R1、第２バイト目のリード信号R
2、R3バイト目のリード信号R3のパルスが、書込みの場
合と同様にして、ノアゲート50を介して３進のカウンタ
51に入力されてカットアップされる。前述のようにし
て、CPUA1のデータバスからレジスタ41〜43に書込まれ
たデータはセレクタ44に出力され、ここで、選択信号に
基づいて選択される。セレクタ44の選択信号（セレク
ト）により、３進のカウンタ51の出力（即ち、DF/F51
a）のQ_A出力（MSB）、DF/F51bのQ_A出力（LSB）が、“0
0"の時にレジスタ（＃１）41、“01"の時にレジスタ
（＃２）42、“10"の時にレジスス（＃３）43が夫々選
択される（第２図（イ）（ロ）（ハ））。従って、レジ
スタRDのR1のタイミングで、レジスタ（＃１）41からの
データが読出され、同様にR2,R3のパルスのタイミング
でレジスタ（＃２）42,（＃３）43のデータが夫々読出
され、CPUB6のデータバスに出力される。レジスタ41〜4
3からのデータの読出しは、ファーストイン／ファース
トアウトモード時もファーストイン／ラーストアウトモ
ード時も常にレジスタ＃1,＃2,＃３の順で行なわれる。

次にフォワード方向（FOW）印字及びリバース方向（RE
V）印字の場合におけるプロセッサ間の転送動作につい
て、第３図のCPUA1のデータ転送のフロチャート及び第
４図の説明図を参照して説明する。なお、第４図
（ａ），（ｂ）夫々ファーストイン／ファーストアウト
モード、ファーストイン／ラーストアウトモードの場合
を示すものである。

まず、CPUA1は印字開始に先立って、フォワード方向印
字の場合には、モード信号を“H"としてファーストイン
／ファーストアウトモードに設定する。

次に、レジスタ41〜43がエンプティかどうかをレジスタ
制御部５の状態通知回路55の出力信号によりチェック
し、エンプティすなわち転送データがCPUB6に読出され
ていれば次のステップに進み、エンプティでなければ、
すなわち転送データがレジスタに残っていればレジスタ
がエンプティになるのを待つ（S1）。状態通知回路55の
出力信号（レジスタエンプティ信号）がレジスタ41〜43
のエンプティ状態を示す場合には、印字方向をチェック
し、フォワード方向の印字であればS3に進みリバース方
向の印字であればS10に進む（S2）。この場合、フォワ
ード方向印字であるので、S3のステップ以降の処理を行
う。

即ち、まず、CPUA1はCPUA1内にある転送データのRAM3上
の格納先を示すアドレスポインタで示されるデータメモ
リとしてのRAM3のアドレスから第１バイト目のデータを
取出し、レジスタライト信号（レジスタWR）をレジスタ
制御部５に与えることによりレジスタ部４のレジスタ
（＃１）41に第１バイト目のデータを書込む（S3）。例
えば、第４図（ａ）では、アドレスｍの１バイトのデー
タA1がレジスタ41にセットされる。その後、次のデータ
の取出し先の準備するためアドレスポインタをインクリ
メント（＋１）する（S4）。インクリメントしたアドレ
スポインタの示すRAM3のアドレス（第４図（ａ）ではｍ
＋１）から第２バイト目のデータ（第４図（ａ）ではA
2）を取出し、第１バイト目と同様にしてレジスタ（＃
２）42に第２バイト目のデータをセットシタ後、アドレ
スポインタをインクリメントする（S5,S6）。同様にし
て、第３バイト目のデータ（第４図（ａ）ではｍ＋３の
A3）をRAM3から取出してレジスタ（＃３）43にセット
し、アドレスポインタをインクリメントする（S7,S
8）。

以上の様にしてCPUA1の制御によりレジスタのエンプテ
ィを３バイトごとにチェックし、エンプティであれば３
バイト連続してレジスタ41〜43に書込む。第４図（ａ）
の例では、RAM3の昇順のアドレスm,m＋1,m＋2,……,m＋
ｎ−2,m＋ｎ−1,m＋ｎのデータA1,A2,A3,……,Z1,Z2,Z3
が３バイト単位でレジスタ41〜43に書込まれる。CPUB6
はレジスタ制御部５の状態通知回路55の出力信号（レジ
スタフル信号）をチェックし、当該信号がレジスタ41〜
43のフル状態を示す場合には、レジスタ制御部５にレジ
スタリード信号（レジスタRD）を送り、レジスタ41〜43
よりセレクタを介して３バイト単位で読出し、印字ヘッ
ドの駆動回路へ送る。即ち、第４図（ａ）に示すよう
に、A1,A2,A3,B1,B2,B3,……Z1,Z2,Z3の順に３バイト単
位で読出し、A1,A2,A3の３バイトのデータを第１カラ
ム、……、Z1,Z2,Z3の３バイトのデータを第Ｋカラムの
印字データ（イメージデータ）としてCPUB6で編集する
ことなく、データバスを介して印字ヘッドの駆動回路へ
送り印字ヘッドによりフォワード方向の印字を行う。

CPUA1はリバース方向印字の場合には、印字開始に先立
って、モード信号を“L"としてファーストイン／ラース
トアウトモードに設定し、アドレスポインタをディクリ
メント（−１）し、即ちRAM3内のデータを降順のアドレ
スで読出すことを除いてフォワード方向印字の場合と同
様の処理を行う（S1,S2,S10〜S15）。CPUB6による読出
しはフォワード方向印字の場合と同一である。

即ち、第４図（ｂ）に示すように、RAM3のｍ＋n,m＋ｎ
−1,m＋ｎ−2,……ｍ＋2,m＋1,mの降順のアドレスから
対応するデータZ3,Z2,Z1,……,A3,A2,A1を３バイト単位
で読出し、レジスタ41〜43にZ1,Z2,Z3,……,A1,A2,A3と
してセットする。これらをCPUB6の制御により、３バイ
ド単位で読出してZ1,Z2,Z3を第Ｋカラム，……,A1,A2,A
3を第１カラムの印字データとしてCPUB6で編集すること
なく印字ヘッドの駆動回路へ送り、印字ヘッドによりリ
バース方向の印字を行う。

以上の実施例では、モード設定回路53は書込みタイミン
グを制御することによりモード設定を行っていたが、セ
レクタ44の選択信号のタイミング（即ち）レジスタの読
出しタイミング）を制御することによりモード設定を行
うようにしてもよい。また、モード信号はCPUA1からモ
ード設定回路53に与えるようにしていたが、CPUB6等か
ら与えるようにしてもよい。

以上の様に本実施例によれば、印字方向によりレジスタ
をファーストイン／ファーストアウト形式又はファース
トイン／ラーストアウト形式に設定しレジスタの段数を
ヘッドのエレメントに対応するバイト数とすることによ
り、スレーブのプロセッサ６は、レジスタ41〜43から取
出した順に印字ヘッドの駆動回路にデータをセットすれ
ばよく、印字方向によって、レジスタ41〜43から取出し
たデータを並び換え印字ヘッドのエレメントに対応させ
る必要がなくなりスレーブのプロセッサ６の処理のスル
ープットが向上する。又、レジスタの段数の単位でマス
タのプロセッサ１は連続してデータを書込み、スレーブ
のプロセッサ６は連続してデータを読み出すことがで
き、マスタ／スレーブのプロセッサともに１バイトごと
にデータのエンプティ／フルチェックを行う必要がな
く、処理スループットの向上が計れる。

（発明の効果）以上詳細に説明したように本発明によれば、１度に印字
するデータ量に応じて定められる段数のレジスタをプロ
セッサ間に設けると共に、これらのレジスタを印字方向
に応じてファーストイン／ファーストアウトの第１のモ
ード及びファーストイン／ラーストアウトの第２のモー
ドに設定できるように構成することにより、プロセッサ
間のデータ転送により出力形式に応じたデータの編集と
印字方向の相違によるデータの並び換えが行われるの
で、受信側の第２のプロセッサでこれらの処理が不要と
なり、第２のプロセッサの処理負担が軽減される。ま
た、レジスタの段数、即ちバイト数の単位で連続してレ
ジスタに対し、書込み及び読出しができるので、プロセ
ッサの処理効率が向上させることができる。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の一実施例を示す構成
図、第２図（ａ），（ｂ）はレジスタ部及びレジスタ制
御部の動作を示すタイムチャート、第３図はCPUAのデー
タ転送の手順を示すフローチャート、第４図（ａ），
（ｂ）は本実施例の動作説明図である。 1,6……プロセッサ（CPUA,CPUB）、 2,7……ROM、 3,8……RAM、４……レジスタ部、５……レジスタ制御部、 41〜43……レジスタ（＃１〜＃３）、 44……セレクタ、50……ノアゲート、 51……カウンタ、52……デコーダ、 53……モード設定回路、 54……出力ゲート回路、 55……状態通知回路。

Claims

【特許請求の範囲】

【請求項１】第１及び第２のプロセッサ間でデータを転
送するプロセッサ間通信方式において、第１のプロセッサによりアクセスされデータを格納する
メモリと、前記メモリの出力に並列に接続され一度に印字するデー
タ量に応じて段数が定められるｍ段のレジスタと、選択信号に基づいて前記ｍ段のレジスタの出力を選択す
るセレクタと、第１のプロセッサからのライト信号に基づいて前記ｍ段
のレジスタのライトタイミングを発生すると共に第２の
プロセッサからのリード信号に基づいて前記選択信号を
発生する発生手段と、ファーストイン／ファーストアウトの第１のモードかフ
ァーストイン／ラストアウトの第２のモードかを示すモ
ード信号に基づいて、前記ライトタイミング及び前記選
択信号のタイミングのうち一方を制御することにより、
前記ｍ段のレジスタの書込み順序と読出し順序を同一に
制御するか、逆に制御するかのモード切替を行ってモー
ド設定を行う設定手段とを備え、フォワード方向印字の場合にはモード信号を第１のモー
ドとし、第１のプロセッサは前記メモリの内容を昇順の
アドレスで読出し、リバース方向印字の場合には前記メ
モリの内容を降順のアドレスで読出すと共に、前記発生
手段にライト信号を与えることにより、前記ｍ段のレジ
スタにデータを書込み、第２のプロセッサは前記発生手
段にリード信号を与えることにより、前記セレクタを介
してｍ段のレジスタの内容を読出すことを特徴とするプ
リンタにおけるプロセッサ間通信方式。