JPH0652866B2 - 高速半導体装置の実装方法 - Google Patents
高速半導体装置の実装方法Info
- Publication number
- JPH0652866B2 JPH0652866B2 JP60246652A JP24665285A JPH0652866B2 JP H0652866 B2 JPH0652866 B2 JP H0652866B2 JP 60246652 A JP60246652 A JP 60246652A JP 24665285 A JP24665285 A JP 24665285A JP H0652866 B2 JPH0652866 B2 JP H0652866B2
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- JP
- Japan
- Prior art keywords
- semiconductor device
- strip line
- clock signal
- ics
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 超高速大容量システムに使用され、Gbits/sec領域で動
作する第１のＩＣと第２のＩＣ間のストリップラインで
接続する実装方法であって、この第１のＩＣと第２のＩ
Ｃを動作させる入力クロック信号が、第１のＩＣの出力
側で低下しないようにした実装方法。
作する第１のＩＣと第２のＩＣ間のストリップラインで
接続する実装方法であって、この第１のＩＣと第２のＩ
Ｃを動作させる入力クロック信号が、第１のＩＣの出力
側で低下しないようにした実装方法。
本発明は超高速大容量システムの論理回路を構成し、Gb
its/sec 領域で動作する高速ＩＣ間のストリップライン
による実装方法に係り、このＩＣを動作させる入力クロ
ック信号が、出力側で低下しにようにした実装方法に関
する。
its/sec 領域で動作する高速ＩＣ間のストリップライン
による実装方法に係り、このＩＣを動作させる入力クロ
ック信号が、出力側で低下しにようにした実装方法に関
する。
超高速大容量システムを構成する論理回路には、Gbits/
sec の超高周波帯域で動作する高速ＩＣが使用されてお
り、これらのＩＣを動作させるのに用いられるクロック
信号に於いては、この信号が論理回路に導入されてから
出力側に移行するにつれて出力の低下をきたさないよう
にすることが要望されている。
sec の超高周波帯域で動作する高速ＩＣが使用されてお
り、これらのＩＣを動作させるのに用いられるクロック
信号に於いては、この信号が論理回路に導入されてから
出力側に移行するにつれて出力の低下をきたさないよう
にすることが要望されている。
この高速ＩＣを動作させるクロック信号とは、特にＰＣ
Ｍ通信のような超高速大容量システムの通信において使
用される信号で、有る一定の繰り返し周期、または単一
の周波数成分を有する信号のことである。
Ｍ通信のような超高速大容量システムの通信において使
用される信号で、有る一定の繰り返し周期、または単一
の周波数成分を有する信号のことである。
従来よりこのような高速で動作する論理ＩＣ間を接続す
るには、一般にストリップラインが用いられているが、
この接続するＩＣの端子間のストリップラインの接続線
長については、特別な注意が払われていなかったのが現
状である。
るには、一般にストリップラインが用いられているが、
この接続するＩＣの端子間のストリップラインの接続線
長については、特別な注意が払われていなかったのが現
状である。
ところがこれ等のＩＣを、超高速大容量システムの論理
回路に用いる場合、Gbits/sec の超高周波帯域で使用す
る必要が生じ、その場合、高速ＩＣ間を接続するストリ
ップラインの線長が、該ＩＣを駆動させるクロック信号
のクロック周波数の管内波長に近い値を用いるにつれ
て、使用するＩＣの入力インピーダンスの不整合の影響
を受けやすくなる。
回路に用いる場合、Gbits/sec の超高周波帯域で使用す
る必要が生じ、その場合、高速ＩＣ間を接続するストリ
ップラインの線長が、該ＩＣを駆動させるクロック信号
のクロック周波数の管内波長に近い値を用いるにつれ
て、使用するＩＣの入力インピーダンスの不整合の影響
を受けやすくなる。
即ち、ＩＣを超高周波帯域で使用する際、該ＩＣ間を接
続するストリップの線長が、このＩＣに入力されたクロ
ック信号の出力側の振幅に大きい影響をもたらすこと
を、本発明者等は実験的に確かめた。
続するストリップの線長が、このＩＣに入力されたクロ
ック信号の出力側の振幅に大きい影響をもたらすこと
を、本発明者等は実験的に確かめた。
例えば２Gbits/sec の高周波帯域で使用するＩＣは、１
GHz の周波数以上になると、その入力インピーダンスが
劣化し、このようなＩＣを２個ストリップラインで接続
すると、この２個のＩＣ間で多重反射が起こる。
GHz の周波数以上になると、その入力インピーダンスが
劣化し、このようなＩＣを２個ストリップラインで接続
すると、この２個のＩＣ間で多重反射が起こる。
ここでＩＣ間を接続するストリップラインの接続線長
が、使用するクロック信号のクロック周波数の管内波長
に比べて非常に短い場合には問題がないが、例えば使用
するクロック信号のクロック周波数が２GHz であると、
その管内波長は約5.7cmとなり、前記した２個のＩＣ間
で多重反射が起こり無視できなくなる。
が、使用するクロック信号のクロック周波数の管内波長
に比べて非常に短い場合には問題がないが、例えば使用
するクロック信号のクロック周波数が２GHz であると、
その管内波長は約5.7cmとなり、前記した２個のＩＣ間
で多重反射が起こり無視できなくなる。
本発明は上記した事項に鑑みてなされたもので、ＩＣ間
を接続するストリップ線長を適当な値に選ぶことによっ
て、かつ入力側の第２のＩＣの入力ピンの位置に終端抵
抗を設けて、第１のＩＣの出力信号を終端させること
で、このＩＣを動作させるクロック信号の出力振幅の低
下を防ぐようにした新規な半導体装置の実装方法の提供
を目的とする。
を接続するストリップ線長を適当な値に選ぶことによっ
て、かつ入力側の第２のＩＣの入力ピンの位置に終端抵
抗を設けて、第１のＩＣの出力信号を終端させること
で、このＩＣを動作させるクロック信号の出力振幅の低
下を防ぐようにした新規な半導体装置の実装方法の提供
を目的とする。
本発明の半導体装置の実装方法は、高周波数帯域で使用
する第１および第２の半導体装置をストリップラインで
接続して回路を構成する場合に於いて、 前記第１および第２の半導体装置を接続するストリップ
ラインの長さを、前記第１および第２の半導体装置をド
ライブするクロック信号のクロック周波数の管内波長の
1/2の整数倍とし、かつ前記第２の半導体装置の入力側
の位置に終端抵抗を設けて第１の半導体装置からの出力
信号を終端させることで、 前記第１および第２の半導体装置の高周波数帯域におけ
る入力インピーダンスの不整合によって発生する定在波
のピーク位置を、前記第２の半導体装置の入力ピンの位
置に合致させたことを特徴とするものである。
する第１および第２の半導体装置をストリップラインで
接続して回路を構成する場合に於いて、 前記第１および第２の半導体装置を接続するストリップ
ラインの長さを、前記第１および第２の半導体装置をド
ライブするクロック信号のクロック周波数の管内波長の
1/2の整数倍とし、かつ前記第２の半導体装置の入力側
の位置に終端抵抗を設けて第１の半導体装置からの出力
信号を終端させることで、 前記第１および第２の半導体装置の高周波数帯域におけ
る入力インピーダンスの不整合によって発生する定在波
のピーク位置を、前記第２の半導体装置の入力ピンの位
置に合致させたことを特徴とするものである。
本発明の半導体装置の実装方法は、第１図に示すよう
に、ＩＣ１および２間を接続するストリップライン３の
接続線長ｌを、このＩＣ１および２を動作させるクロッ
ク信号のクロック周波数の管内波長λｇの１／２の整数
（ｎ）倍に選ぶことにより、またＩＣ２の入力ピン５の
位置に終端抵抗４を設けてＩＣ１からの出力信号を、入
力ピン５の位置で終端させることで、接続される第１半
導体装置のＩＣ１と、第２の半導体装置のＩＣ２の入力
インピーダンスの不整合により生じる定在波のピーク位
置を、ＩＣ２の入力ピン５の位置とすることで、ＩＣ１
およびＩＣ２より出力されるクロック信号の出力振幅の
レベル低下を防ぐようにする。
に、ＩＣ１および２間を接続するストリップライン３の
接続線長ｌを、このＩＣ１および２を動作させるクロッ
ク信号のクロック周波数の管内波長λｇの１／２の整数
（ｎ）倍に選ぶことにより、またＩＣ２の入力ピン５の
位置に終端抵抗４を設けてＩＣ１からの出力信号を、入
力ピン５の位置で終端させることで、接続される第１半
導体装置のＩＣ１と、第２の半導体装置のＩＣ２の入力
インピーダンスの不整合により生じる定在波のピーク位
置を、ＩＣ２の入力ピン５の位置とすることで、ＩＣ１
およびＩＣ２より出力されるクロック信号の出力振幅の
レベル低下を防ぐようにする。
このようにＩＣ１の信号源により励振されたストリップ
ライン３の他端部、即ちＩＣ２の入力ピン５の位置に、
該ストリップライン３の特性インピーダンスに、略等し
い負荷の終端抵抗４で終端させることで、該ストリップ
ライン３上に反射波が生じる。
ライン３の他端部、即ちＩＣ２の入力ピン５の位置に、
該ストリップライン３の特性インピーダンスに、略等し
い負荷の終端抵抗４で終端させることで、該ストリップ
ライン３上に反射波が生じる。
この時、該ストリップライン３上には入力信号のクロッ
ク信号と反射波が相互に干渉して、最大振幅位置と最小
振幅位置が変動しない定在波が発生する。
ク信号と反射波が相互に干渉して、最大振幅位置と最小
振幅位置が変動しない定在波が発生する。
そして前記ＩＣ１および２間を接続するストリップライ
ン３の接続線長ｌを、このＩＣ１および２を動作させる
クロック信号のクロック周波数の管内波長λｇの１／２
の整数（ｎ）倍に選ぶことにより、前記のように発生し
た定在波とクロック信号の入射波が相互に干渉して、両
者の波形のピーク位置が合致するようになり、高周波帯
域で入力信号のクロック信号の低下を見なくなる。
ン３の接続線長ｌを、このＩＣ１および２を動作させる
クロック信号のクロック周波数の管内波長λｇの１／２
の整数（ｎ）倍に選ぶことにより、前記のように発生し
た定在波とクロック信号の入射波が相互に干渉して、両
者の波形のピーク位置が合致するようになり、高周波帯
域で入力信号のクロック信号の低下を見なくなる。
以下、本発明の実施例につき図面を用いて詳細に説明す
る。
る。
第１図は本発明の半導体装置の実装方法を示す回路図
で、第２図および第３図は本発明の実装方法で実装した
場合の半導体装置の出力特性を示す図である。
で、第２図および第３図は本発明の実装方法で実装した
場合の半導体装置の出力特性を示す図である。
第１図に示すように使用周波数帯域が1.6GHzの高速ＩＣ
１とＩＣ２とをストリップライン３を用いてＩＣ２側の
入力側に終端抵抗４を接続した状態で接続する。
１とＩＣ２とをストリップライン３を用いてＩＣ２側の
入力側に終端抵抗４を接続した状態で接続する。
このようにすると、用いたＩＣの入力インピーダンスは
容量性であり、Gbits/sec の超高周波帯域では急速にそ
の入力インピーダンスが低下し、それ故、ストリップラ
イン３の終端部の入力ピン５の位置に於ける終端抵抗４
がGbits/sec の超高周波帯域では急速に劣化したように
見える。
容量性であり、Gbits/sec の超高周波帯域では急速にそ
の入力インピーダンスが低下し、それ故、ストリップラ
イン３の終端部の入力ピン５の位置に於ける終端抵抗４
がGbits/sec の超高周波帯域では急速に劣化したように
見える。
またＩＣ１の出力回路形式は、こような超高周波帯域で
用いる場合は、エミッタオープンの形で用いており、そ
の出力インピーダンスは低い。
用いる場合は、エミッタオープンの形で用いており、そ
の出力インピーダンスは低い。
そのため、該ストリップライン３の入力端と出力端のイ
ンピーダンスが整合していないために、該ストリップラ
イン３上で多重反射が起こり、この多重反射波と入力信
号のクロック信号が干渉して、ストリップライン上に定
在波が生じる。
ンピーダンスが整合していないために、該ストリップラ
イン３上で多重反射が起こり、この多重反射波と入力信
号のクロック信号が干渉して、ストリップライン上に定
在波が生じる。
そして上記ストリップラインの線長をｌとした時、この
ｌの長さを管内波長λｇの１／２の整数（ｎ＝１，２，
３……）倍とすると、上記定在波とクロック信号が干渉
して互いの波形のピーク位置が合致するようになる。
ｌの長さを管内波長λｇの１／２の整数（ｎ＝１，２，
３……）倍とすると、上記定在波とクロック信号が干渉
して互いの波形のピーク位置が合致するようになる。
そして前記ｎ＝１の場合に於ける第１図に示す回路の小
信号利得周波数特性を第２図に示し、ｎ＝２の場合に於
ける第１図に示す回路の小信号利得特性を第３図に示
す。
信号利得周波数特性を第２図に示し、ｎ＝２の場合に於
ける第１図に示す回路の小信号利得特性を第３図に示
す。
ここで第２図、および第３図の横軸は、これらのＩＣ１
とＩＣ２とをドライブさせるクロック信号のクロック周
波数(GHz) を示し、縦軸を第１図の回路接続に於ける回
路の小信号利得(dB)を示す。
とＩＣ２とをドライブさせるクロック信号のクロック周
波数(GHz) を示し、縦軸を第１図の回路接続に於ける回
路の小信号利得(dB)を示す。
このようにすれば、これらのＩＣ１、およびＩＣ２を動
作させるクロック信号のクロック周波数f0を、第１図に
示す回路の出力ゲインのピーク位置に合致させることが
できる。
作させるクロック信号のクロック周波数f0を、第１図に
示す回路の出力ゲインのピーク位置に合致させることが
できる。
つまり、クロック周波数がf0の時、使用する両者のＩＣ
間に発生する定在波のピーク位置を、ＩＣ２の入力ピン
の位置５に持ってくることが出来るので、使用するクロ
ック信号のクロック出力振幅の低下を防ぐことができ
る。
間に発生する定在波のピーク位置を、ＩＣ２の入力ピン
の位置５に持ってくることが出来るので、使用するクロ
ック信号のクロック出力振幅の低下を防ぐことができ
る。
以上述べたように、本発明の半導体装置の実装方法によ
れば、複数の半導体装置を接続するストリップラインの
線長を選ぶことにより、使用する半導体装置間に発生す
る定在波のピーク位置を、半導体装置の入力ピンの位置
に持ってくることができるので、半導体装置をドライブ
させるクロック信号出力の振幅低下を防ぐ効果がある。
れば、複数の半導体装置を接続するストリップラインの
線長を選ぶことにより、使用する半導体装置間に発生す
る定在波のピーク位置を、半導体装置の入力ピンの位置
に持ってくることができるので、半導体装置をドライブ
させるクロック信号出力の振幅低下を防ぐ効果がある。
第１図は本発明の半導体装置の実装方法を示す回路図、 第２図および第３図は本発明の実装方法で実装した場合
の半導体装置の出力特性を示す図である。 図に於いて、 1,2 はＩＣ、３はストリップライン、４は終端抵抗、５
は入力ピンの位置を示す。
の半導体装置の出力特性を示す図である。 図に於いて、 1,2 はＩＣ、３はストリップライン、４は終端抵抗、５
は入力ピンの位置を示す。
Claims (1)
- 【請求項１】高周波数帯域で使用する第１および第２の
半導体装置(1,2) をストリップライン(3) で接続して回
路を構成する場合に於いて、 前記第１および第２の半導体装置(1,2) を接続するスト
リップライン(3) の長さを、前記第１および第２の半導
体装置(1,2) をドライブするクロック信号のクロック周
波数の管内波長の1/2 の整数倍とし、かつ前記第２の半
導体装置(2) の入力側に終端抵抗(4) を設けて第１の半
導体装置(1) からの出力信号を終端させることで、 前記第１および第２の半導体装置(1,2) の高周波数帯域
における入力インピーダンスの不整合によって発生する
定在波のピーク位置を、前記第２の半導体装置(2) の入
力ピン(5) の位置に合致させたことを特徴とする高速半
導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246652A JPH0652866B2 (ja) | 1985-11-01 | 1985-11-01 | 高速半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246652A JPH0652866B2 (ja) | 1985-11-01 | 1985-11-01 | 高速半導体装置の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107518A JPS62107518A (ja) | 1987-05-18 |
| JPH0652866B2 true JPH0652866B2 (ja) | 1994-07-06 |
Family
ID=17151601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246652A Expired - Fee Related JPH0652866B2 (ja) | 1985-11-01 | 1985-11-01 | 高速半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652866B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230897Y2 (ja) * | 1980-06-30 | 1990-08-21 | ||
| JPS602161B2 (ja) * | 1980-06-30 | 1985-01-19 | 松下電工株式会社 | 人工化粧単板の製造方法 |
-
1985
- 1985-11-01 JP JP60246652A patent/JPH0652866B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62107518A (ja) | 1987-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |