JPH065599B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH065599B2 JPH065599B2 JP23361986A JP23361986A JPH065599B2 JP H065599 B2 JPH065599 B2 JP H065599B2 JP 23361986 A JP23361986 A JP 23361986A JP 23361986 A JP23361986 A JP 23361986A JP H065599 B2 JPH065599 B2 JP H065599B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- inverter
- memory cell
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にランダム・アクセ
ス・メモリを含む半導体記憶装置に関する。
ス・メモリを含む半導体記憶装置に関する。
従来のランダム・アクセス・メモリ装置（以下ＲＡＭと
記す）は、データの読出し、書込みが任意のアドレスに
対して随時に行なえるため、広い範囲の用途がある。
記す）は、データの読出し、書込みが任意のアドレスに
対して随時に行なえるため、広い範囲の用途がある。
しかしながら、従来のＲＡＭではメモリセルに格納され
たデータを、そのＲＡＭ内部で直接シフトすることはで
きない。従って、メモリセルに格納されたデータをその
データが格納されているアドレスの前または後のアドレ
スにシフトするためには、まず、そのデータが格納され
ているアドレスを設定し、そこに格納されているデータ
を一旦外部へ読出した後、アドレスに１を減算または加
算して再び書込むという一連の動作を所要回数行うこと
で目的を達成していた。
たデータを、そのＲＡＭ内部で直接シフトすることはで
きない。従って、メモリセルに格納されたデータをその
データが格納されているアドレスの前または後のアドレ
スにシフトするためには、まず、そのデータが格納され
ているアドレスを設定し、そこに格納されているデータ
を一旦外部へ読出した後、アドレスに１を減算または加
算して再び書込むという一連の動作を所要回数行うこと
で目的を達成していた。
上述した従来の半導体記憶装置では、シグナル・プロセ
ッサによりディジタル・フィルタを構成する場合のよう
に、新たに入力されたデータをＲＡＭに書込むと共にそ
れぞれＲＡＭに格納されていたデータをすべて一段シフ
トさせなければならないときは、シフト動作させるだけ
でシグナル・プロセッサの命令数が数ステップ必要にな
るばかりでなく、段数が増えればそれに比例してシフト
動作に要する時間がかかるため、限られた時間のなかで
はすべての処理を終了させることが不可能になることが
あるという問題点があり、このため、ディジタル・フィ
ルタとして実現できる特性を制限してしなうことを余儀
無くされる。
ッサによりディジタル・フィルタを構成する場合のよう
に、新たに入力されたデータをＲＡＭに書込むと共にそ
れぞれＲＡＭに格納されていたデータをすべて一段シフ
トさせなければならないときは、シフト動作させるだけ
でシグナル・プロセッサの命令数が数ステップ必要にな
るばかりでなく、段数が増えればそれに比例してシフト
動作に要する時間がかかるため、限られた時間のなかで
はすべての処理を終了させることが不可能になることが
あるという問題点があり、このため、ディジタル・フィ
ルタとして実現できる特性を制限してしなうことを余儀
無くされる。
本発明の目的は、メモリセルに格納されているデータを
ＲＡＭ外部へ読出すことなく、隣接するアドレスのメモ
リセル間で直接データをシフトすることが可能な半導体
記憶装置を提供することにある。
ＲＡＭ外部へ読出すことなく、隣接するアドレスのメモ
リセル間で直接データをシフトすることが可能な半導体
記憶装置を提供することにある。
本発明の半導体記憶装置は、ワード線にゲートが接続し
一方のデータ線にソースが接続する第１のトランジスタ
と、前記ワード線にゲートが接続し他方のデータ線にド
レインが接続する第２のトランジスタと、前記第１のト
ランジスタのドレインに入力端が接続し前記第２のトラ
ンジスタのソースに出力端が接続する第１のインバータ
と、前記第１のインバータの入力端にソースが接続し第
１の制御線にゲートが接続する第３のトランジスタと、
前記第１のインバータの出力端にドレインが接続し前記
第１の制御線にゲートが接続する第４のトランジスタ
と、前記第４のトランジスタのソースに入力端が接続し
前記第３のトランジスタのドレインに出力端が接続する
第２のインバータと、前記第２のインバータの出力端に
ドレインが接続し第２の制御線にゲートが接続する第５
のトランジスタと、前記第２のインバータの入力端にソ
ースが接続し前記第２の制御線にゲートが接続する第６
のトランジスタとからなる第ｉ番目（ｉは自然数）のメ
モリセルと、前記第ｉ番目のメモリセルと同じ構成から
なる第（ｉ＋１）番目のメモリセルとを含み、前記第ｉ
番目のメモリセルの第５のトランジスタのソースが前記
第（ｉ＋１）番目のメモリセルの第１のインバータの入
力端に接続し、前記第ｉ番目のメモリセルの第６のトラ
ンジスタのドレインが前記第（ｉ＋１）番目のメモリセ
ルの第１のインバータの出力端に接続することを含んで
構成される。
一方のデータ線にソースが接続する第１のトランジスタ
と、前記ワード線にゲートが接続し他方のデータ線にド
レインが接続する第２のトランジスタと、前記第１のト
ランジスタのドレインに入力端が接続し前記第２のトラ
ンジスタのソースに出力端が接続する第１のインバータ
と、前記第１のインバータの入力端にソースが接続し第
１の制御線にゲートが接続する第３のトランジスタと、
前記第１のインバータの出力端にドレインが接続し前記
第１の制御線にゲートが接続する第４のトランジスタ
と、前記第４のトランジスタのソースに入力端が接続し
前記第３のトランジスタのドレインに出力端が接続する
第２のインバータと、前記第２のインバータの出力端に
ドレインが接続し第２の制御線にゲートが接続する第５
のトランジスタと、前記第２のインバータの入力端にソ
ースが接続し前記第２の制御線にゲートが接続する第６
のトランジスタとからなる第ｉ番目（ｉは自然数）のメ
モリセルと、前記第ｉ番目のメモリセルと同じ構成から
なる第（ｉ＋１）番目のメモリセルとを含み、前記第ｉ
番目のメモリセルの第５のトランジスタのソースが前記
第（ｉ＋１）番目のメモリセルの第１のインバータの入
力端に接続し、前記第ｉ番目のメモリセルの第６のトラ
ンジスタのドレインが前記第（ｉ＋１）番目のメモリセ
ルの第１のインバータの出力端に接続することを含んで
構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体記憶装置を示す回路
図である。
図である。
第１図に示すように、本実施例の半導体記憶装置は、第
ｉ番目（ｉは自然数）のワード線Ｗｉにゲートが接続し
データ線９にソースが接続するＮチャネル・エンハンス
メントＭＯＳ型の第１のトランジスタ１と、ワード線Ｗ
ｉにゲートが接続しデータ線１０にドレインが接続する
第２のトランジスタ２と、第１のトランジスタ１のドレ
インに入力端が接続し第２のトランジスタ２のソースに
出力端が接続するＣＭＯＳ型の第１のインバータ７と、
第１のインバータ７の入力端にソースが接続し第１の制
御線Ｃ１ｉにゲートが接続する第３のトランジスタ３
と、インバータ７の出力端にドレインが接続し第１の制
御線Ｃ１ｉにゲートが接続する第４のトランジスタ４
と、第４のトランジスタ４のソースに入力端が接続し第
３のトランジスタ３のドレインに出力端が接続する第２
のインバータ８と、第２のインバータ８の出力端にドレ
インが接続し第２の制御線Ｃ２ｉにゲートが接続する第
５のトランジスタ５と、第２のインバータ８の入力端に
ソースが接続し第２の制御線Ｃ２ｉにゲートが接続する
第６のトランジスタ６とからなる第ｉ番目のメモリセル
Ｍｉと、第ｉ番目のメモリセルと同じ構成からなる第
（ｉ＋１）番目のメモリセルＭ(i+1)を含み、第ｉ番目
のメモリセルＭｉの第５のトランジスタ５のソースが第
（ｉ＋１）番目のメモリセルＭ(i+1)の第１のインバー
タ７の入力端に接続し、第ｉ番目のメモリセルＭｉの第
６のトランジスタ６のドレインガ第（ｉ＋１）番目のメ
モリセルＭ(i+1)の第１のインバータ７の出力端に接続
する構成からなる。
ｉ番目（ｉは自然数）のワード線Ｗｉにゲートが接続し
データ線９にソースが接続するＮチャネル・エンハンス
メントＭＯＳ型の第１のトランジスタ１と、ワード線Ｗ
ｉにゲートが接続しデータ線１０にドレインが接続する
第２のトランジスタ２と、第１のトランジスタ１のドレ
インに入力端が接続し第２のトランジスタ２のソースに
出力端が接続するＣＭＯＳ型の第１のインバータ７と、
第１のインバータ７の入力端にソースが接続し第１の制
御線Ｃ１ｉにゲートが接続する第３のトランジスタ３
と、インバータ７の出力端にドレインが接続し第１の制
御線Ｃ１ｉにゲートが接続する第４のトランジスタ４
と、第４のトランジスタ４のソースに入力端が接続し第
３のトランジスタ３のドレインに出力端が接続する第２
のインバータ８と、第２のインバータ８の出力端にドレ
インが接続し第２の制御線Ｃ２ｉにゲートが接続する第
５のトランジスタ５と、第２のインバータ８の入力端に
ソースが接続し第２の制御線Ｃ２ｉにゲートが接続する
第６のトランジスタ６とからなる第ｉ番目のメモリセル
Ｍｉと、第ｉ番目のメモリセルと同じ構成からなる第
（ｉ＋１）番目のメモリセルＭ(i+1)を含み、第ｉ番目
のメモリセルＭｉの第５のトランジスタ５のソースが第
（ｉ＋１）番目のメモリセルＭ(i+1)の第１のインバー
タ７の入力端に接続し、第ｉ番目のメモリセルＭｉの第
６のトランジスタ６のドレインガ第（ｉ＋１）番目のメ
モリセルＭ(i+1)の第１のインバータ７の出力端に接続
する構成からなる。
次に、第１図に示す実施例の動作について説明する。
第２図は第１図の実施例を動作させるための信号の波形
図である。
図である。
本実施例の半導体記憶装置をＲＡＭとして動作させると
きには、端子１４を低レベル電位に設定する。この設定
によって、ＮＡＮＤ回路１１の出力に接続された第１の
制御線Ｃ１ｉ，Ｃ１(i+1)は高レベル電位に設定され、
ＡＮＤ回路１２の出力に接続された第２の制御線Ｃ
２ｉ，Ｃ２(i+1)は低レベル電位に設定される。その結
果、第３のトランジスタ３と第４のトランジスタ４が導
通し、第５のトランジスタ５と第６のトランジスタ６が
非導通となるため、メモリセルＭｉ，Ｍ(i+1)のそれぞ
れ独立したメモリセルとなり、ワード線Ｗｉ又はＷ(i+
1)が選択されるとメモリセルＭｉ又はＭ(i+1)はデータ
線１０，１１を通してデータの書込み又は読出しができ
る。
きには、端子１４を低レベル電位に設定する。この設定
によって、ＮＡＮＤ回路１１の出力に接続された第１の
制御線Ｃ１ｉ，Ｃ１(i+1)は高レベル電位に設定され、
ＡＮＤ回路１２の出力に接続された第２の制御線Ｃ
２ｉ，Ｃ２(i+1)は低レベル電位に設定される。その結
果、第３のトランジスタ３と第４のトランジスタ４が導
通し、第５のトランジスタ５と第６のトランジスタ６が
非導通となるため、メモリセルＭｉ，Ｍ(i+1)のそれぞ
れ独立したメモリセルとなり、ワード線Ｗｉ又はＷ(i+
1)が選択されるとメモリセルＭｉ又はＭ(i+1)はデータ
線１０，１１を通してデータの書込み又は読出しができ
る。
また、メモリセルに格納されているデータを隣接するア
ドレスのメモリセルにシフトする動作のときには、すべ
てのワード線を非選択としてメモリセルをデータ線から
しゃ断した状態で、端子１４を高レベル電位に設定し、
同時に第２図に示す信号φ１を端子１６に、信号φ２を
端子１５に印加する。区間Ｉでは、第１の制御線Ｃ
１ｉ，Ｃ１(i+1)および第２の制御線Ｃ２ｉ，Ｃ２(i+1)
は共に低レベル電位に設定され、第３及至第６のトラン
ジスタ３〜６が非導通となり第１のインバータ７と第２
のインバータ８は互に電気的に分離されるが、それまで
に格納されていたデータはそれぞれのインバータのゲー
トの電位として保持される。区間IIでは、第１の制御線
Ｃ１ｉ，Ｃ１(i+1)が低レベル電位に、第２の制御線Ｃ
２ｉ，Ｃ２(i+1)が高レベルに設定され、第３及び第４
のトランジスタ３，４が非導通、第５及び第６のトラン
ジスタ５，６が導通となり、メモリセルＭｉに含まれる
第２のインバータ８とメモリセルＭ(i+1)に含まれる第
１のインバータ７とが結合して一時的にメモリセルを構
成し、メモリセルＭｉに含まれるインバータ８に保持さ
れていたデータがメモリセルＭ(i+1)に含まれる第１の
インバータ７にシフトされる。区間IIIでは、区間Ｉと
同様に第１のインバータ７と第２のインバータ８は互に
電気的に分離されるが、メモリセルＭ(i+1)に含まれる
第１のインバータ７にはメモリセルＭｉに含まれるイン
バータ８からシフトされたデータが保持される。区間IV
では、第１の制御線Ｃ１ｉ，Ｃ１(i+1)が高レベル電位
に設定され、第２の制御線Ｃ２ｉ，Ｃ２(i+1)が低レベ
ル位に設定されるため、第３及び第４のトランジスタ
３，４が導通し、第５及び第６のトランジスタ５，６が
非導通となるため第１のインバータ７と第２のインバー
タ８の組合せによるメモリセルが復旧し、メモリセルＭ
ｉに格納されていたデータがメモリセルＭ(i+1)にシフ
トされる。
ドレスのメモリセルにシフトする動作のときには、すべ
てのワード線を非選択としてメモリセルをデータ線から
しゃ断した状態で、端子１４を高レベル電位に設定し、
同時に第２図に示す信号φ１を端子１６に、信号φ２を
端子１５に印加する。区間Ｉでは、第１の制御線Ｃ
１ｉ，Ｃ１(i+1)および第２の制御線Ｃ２ｉ，Ｃ２(i+1)
は共に低レベル電位に設定され、第３及至第６のトラン
ジスタ３〜６が非導通となり第１のインバータ７と第２
のインバータ８は互に電気的に分離されるが、それまで
に格納されていたデータはそれぞれのインバータのゲー
トの電位として保持される。区間IIでは、第１の制御線
Ｃ１ｉ，Ｃ１(i+1)が低レベル電位に、第２の制御線Ｃ
２ｉ，Ｃ２(i+1)が高レベルに設定され、第３及び第４
のトランジスタ３，４が非導通、第５及び第６のトラン
ジスタ５，６が導通となり、メモリセルＭｉに含まれる
第２のインバータ８とメモリセルＭ(i+1)に含まれる第
１のインバータ７とが結合して一時的にメモリセルを構
成し、メモリセルＭｉに含まれるインバータ８に保持さ
れていたデータがメモリセルＭ(i+1)に含まれる第１の
インバータ７にシフトされる。区間IIIでは、区間Ｉと
同様に第１のインバータ７と第２のインバータ８は互に
電気的に分離されるが、メモリセルＭ(i+1)に含まれる
第１のインバータ７にはメモリセルＭｉに含まれるイン
バータ８からシフトされたデータが保持される。区間IV
では、第１の制御線Ｃ１ｉ，Ｃ１(i+1)が高レベル電位
に設定され、第２の制御線Ｃ２ｉ，Ｃ２(i+1)が低レベ
ル位に設定されるため、第３及び第４のトランジスタ
３，４が導通し、第５及び第６のトランジスタ５，６が
非導通となるため第１のインバータ７と第２のインバー
タ８の組合せによるメモリセルが復旧し、メモリセルＭ
ｉに格納されていたデータがメモリセルＭ(i+1)にシフ
トされる。
このようにして、任意のメモリセルに格納されているデ
ータを１ワード分シフトさせることができる。
ータを１ワード分シフトさせることができる。
以上説明したように本発明は、制御線に接続されたトラ
ンジスタを介して交互に接続されたインバータを含むメ
モリセル構成で、制御線に与える電位により通常のＲＡ
Ｍの構成の他にメモリセルに格納されているデータを隣
接するアドレスのメモリセルへシフトする機能をもたせ
ることにより、ＲＡＭに格納されているデータを一時に
シフトさせることができる。そのため、シグナル・プロ
セッサによりディジタル・フィルタを構成する場合で、
シフトさせる段数が増加してもそのために要する時間は
一定であり、ディジタル・フィルタとしての機能を制限
されることがなくなる効果がある。
ンジスタを介して交互に接続されたインバータを含むメ
モリセル構成で、制御線に与える電位により通常のＲＡ
Ｍの構成の他にメモリセルに格納されているデータを隣
接するアドレスのメモリセルへシフトする機能をもたせ
ることにより、ＲＡＭに格納されているデータを一時に
シフトさせることができる。そのため、シグナル・プロ
セッサによりディジタル・フィルタを構成する場合で、
シフトさせる段数が増加してもそのために要する時間は
一定であり、ディジタル・フィルタとしての機能を制限
されることがなくなる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例を動作させるための信号の波形図である。 １〜６…Ｎチャネル・エンハンスメントＭＯＳ型トラン
ジスタ、７，８…ＣＭＯＳ型インバータ、９，１０…デ
ータ線、１１…ＮＡＮＤ回路、１２…ＡＮＤ回路、１３
…インバータ、Ｗｉ，Ｗ(i+1)…ワード線、Ｍｉ，Ｍ(i+
1)…メモリセル、Ｃ１ｉ，Ｃ１(i+1)，Ｃ２ｉ，Ｃ２(i+
1)…制御線。
図の実施例を動作させるための信号の波形図である。 １〜６…Ｎチャネル・エンハンスメントＭＯＳ型トラン
ジスタ、７，８…ＣＭＯＳ型インバータ、９，１０…デ
ータ線、１１…ＮＡＮＤ回路、１２…ＡＮＤ回路、１３
…インバータ、Ｗｉ，Ｗ(i+1)…ワード線、Ｍｉ，Ｍ(i+
1)…メモリセル、Ｃ１ｉ，Ｃ１(i+1)，Ｃ２ｉ，Ｃ２(i+
1)…制御線。
Claims (1)
- 【請求項１】ワード線にゲートが接続し一方のデータ線
にソースが接続する第１のトランジスタと、前記ワード
線にゲートが接続し他方のデータ線にドレインが接続す
る第２のトランジスタと、前記第１のトランジスタのド
レインに入力端が接続し前記第２のトランジスタのソー
スに出力端が接続する第１のインバータと、前記第１の
インバータの入力端にソースが接続し第１の制御線にゲ
ートが接続する第３のトランジスタと、前記第１のイン
バータの出力端にドレインが接続し前記第１の制御線に
ゲートが接続する第４のトランジスタと、前記第４のト
ランジスタのソースに入力端が接続し前記第３のトラン
ジスタのドレインに出力端が接続する第２のインバータ
と、前記第２のインバータの出力端にドレインが接続し
第２の制御線にゲートが接続する第５のトランジスタ
と、前記第２のインバータの入力端にソースが接続し前
記第２の制御線にゲートが接続する第６のトランジスタ
とからなる第ｉ番目（ｉは自然数）のメモリセルと、前
記第ｉ番目のメモリセルと同じ構成からなる第（ｉ＋
１）番目のメモリセルとを含み、前記第ｉ番目のメモリ
セルの第５のトランジスタのソースが前記第（ｉ＋１）
番目のメモリセルの第１のインバータの入力端に接続
し、前記第ｉ番目のメモリセルの第６のトランジスタの
ドレインが前記第（ｉ＋１）番目のメモリセルの第１の
インバータの出力端に接続する構成からなることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23361986A JPH065599B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23361986A JPH065599B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387696A JPS6387696A (ja) | 1988-04-18 |
| JPH065599B2 true JPH065599B2 (ja) | 1994-01-19 |
Family
ID=16957884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23361986A Expired - Lifetime JPH065599B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065599B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098591A (ja) * | 1983-11-01 | 1985-06-01 | Toshiba Corp | 記憶装置 |
-
1986
- 1986-09-30 JP JP23361986A patent/JPH065599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387696A (ja) | 1988-04-18 |
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