JPH0656839B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0656839B2 JPH0656839B2 JP59058246A JP5824684A JPH0656839B2 JP H0656839 B2 JPH0656839 B2 JP H0656839B2 JP 59058246 A JP59058246 A JP 59058246A JP 5824684 A JP5824684 A JP 5824684A JP H0656839 B2 JPH0656839 B2 JP H0656839B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置の製造方法に関し、詳しくは低抵
抗のアモルファス相を含有するｎ又はｐ形半導体部を有
する薄膜半導体装置の製造方法に関する。
抗のアモルファス相を含有するｎ又はｐ形半導体部を有
する薄膜半導体装置の製造方法に関する。
従来のアモルファスＳｉ相を含有する半導体薄膜は、ガ
ラス、金属又は高分子薄板上にプラズマＣＶＤ法などの
方法で形成され、導電型の制御はＰＨ３やA5H3ガスを流
してのｎ型ドーピングもしくはB2H6ガスを流してのｐ形
ドーピンクによって行っていた。かかるドープドＳｉ膜
の抵抗率はｐ形で約１０３Ω・ｃｍ、ｎ形で１０２Ω・
ｃｍと高く、高い直列抵抗のため素子性能が劣ってい
た。又、ｎ形ドーピングの場合、プラズマパワーを増加
するなどの方法でアモルファス相を微結晶化することも
可能であるが、得られた抵抗率は約１Ω・ｃｍとあまり
低くはない。
ラス、金属又は高分子薄板上にプラズマＣＶＤ法などの
方法で形成され、導電型の制御はＰＨ３やA5H3ガスを流
してのｎ型ドーピングもしくはB2H6ガスを流してのｐ形
ドーピンクによって行っていた。かかるドープドＳｉ膜
の抵抗率はｐ形で約１０３Ω・ｃｍ、ｎ形で１０２Ω・
ｃｍと高く、高い直列抵抗のため素子性能が劣ってい
た。又、ｎ形ドーピングの場合、プラズマパワーを増加
するなどの方法でアモルファス相を微結晶化することも
可能であるが、得られた抵抗率は約１Ω・ｃｍとあまり
低くはない。
本発明の目的は、かかる従来の問題点を解決し、低抵抗
の導電型層を形成できる半導体装置の製造方法を提供す
ることにある。
の導電型層を形成できる半導体装置の製造方法を提供す
ることにある。
従来、半導体膜の低抵抗化を実現する方法として熱処理
法がある。しかし、アモルファス膜の場合、通常の電気
炉を用いる長時間熱処理法では、活性層であるノヴドー
プ層が変質し、デバイスが劣化してしまう。この点を解
決するため、本発明では、熱処理時間が１秒以下のレー
ザを用いた短時間熱処理法を用いる。レーザとして、パ
ルスレーザとＣＷレーザがあり、ＣＷの場合走査速度を
早くすれば実質的に短時間の熱処理が可能である。
法がある。しかし、アモルファス膜の場合、通常の電気
炉を用いる長時間熱処理法では、活性層であるノヴドー
プ層が変質し、デバイスが劣化してしまう。この点を解
決するため、本発明では、熱処理時間が１秒以下のレー
ザを用いた短時間熱処理法を用いる。レーザとして、パ
ルスレーザとＣＷレーザがあり、ＣＷの場合走査速度を
早くすれば実質的に短時間の熱処理が可能である。
かかるレーザとして次のものがある。パルスレーザとし
て、エキシマレーザ（波長１５７〜３５１ｎｍ）、ルビ
ーレーザ（６９４ｎｍ）、ネオジウムＹＡＧ（２６６，
５３２，１０６４ｎｍ）、ガラスレーザ（５３１ｎｍ）
やアレキサンドライトレーザ（７００〜８１８ｎｍ）な
どがある。ＣＷレーザとして、Ａｒイオンレーザ（２５
７ｎｍ）はHeNeレーザ（６３３ｎｍ）などがある。今
迄、アモルファスＳｉのレーザアニールとして、Ｑスイ
ッチのＮｄ：ＹＡＧレーザ（１０６４ｎｍ）が用いられ
た例は知られているが、アモルファスＳｉ膜の吸収係数
からして適切な波長では無く、従って良好なデバイス特
性は得られていない。
て、エキシマレーザ（波長１５７〜３５１ｎｍ）、ルビ
ーレーザ（６９４ｎｍ）、ネオジウムＹＡＧ（２６６，
５３２，１０６４ｎｍ）、ガラスレーザ（５３１ｎｍ）
やアレキサンドライトレーザ（７００〜８１８ｎｍ）な
どがある。ＣＷレーザとして、Ａｒイオンレーザ（２５
７ｎｍ）はHeNeレーザ（６３３ｎｍ）などがある。今
迄、アモルファスＳｉのレーザアニールとして、Ｑスイ
ッチのＮｄ：ＹＡＧレーザ（１０６４ｎｍ）が用いられ
た例は知られているが、アモルファスＳｉ膜の吸収係数
からして適切な波長では無く、従って良好なデバイス特
性は得られていない。
アモルファスＳｉ半導体装置で用いられる半導体膜の厚
さは通常１μｍ以下であるので吸収係数として１０４ｃ
ｍ−１以上の値を持つレーザ波長を選択する必要があ
る。このためには、アモルファスＳｉ膜の場合、７５０
ｎｍより短かい波長のレーザ光を用いる必要がある。特
に、上記各種レーザ光の中で、波長３００ｎｍ以下のレ
ーザ光を用いれば吸収係数は１０６ｃｍ−１となり光の
吸収深さは約１０ｎｍで縦方向の上部半導体層のみ熱処
理できるなどの利点を有する。これに適したレーザとし
て、エキシマレーザ、アルゴンイオンレーザとＮｄ：Ｙ
ＡＧレーザ（波長＝重型で２６６ｎｍ）がある。特に、
エキシマレーザは励起ガスの種類を変えて、発振波長を
変えることが可能である。例えば、Ｆ２（１５７ｎ
ｍ）、ＡｒＦ（１９３ｎｍ）、ＫｒＣｌ（２２２ｎ
ｍ）、ＫｒＦ（２４８ｎｍ）、ＸｅＢｒ（２８２ｎ
ｍ）、ＸｅＣｌ（３０８ｎｍ）とＸｅＦ（３５１ｎｍ）
で出力も数十Ｗ迄の大出力で大口径のレーザが得られて
いる。
さは通常１μｍ以下であるので吸収係数として１０４ｃ
ｍ−１以上の値を持つレーザ波長を選択する必要があ
る。このためには、アモルファスＳｉ膜の場合、７５０
ｎｍより短かい波長のレーザ光を用いる必要がある。特
に、上記各種レーザ光の中で、波長３００ｎｍ以下のレ
ーザ光を用いれば吸収係数は１０６ｃｍ−１となり光の
吸収深さは約１０ｎｍで縦方向の上部半導体層のみ熱処
理できるなどの利点を有する。これに適したレーザとし
て、エキシマレーザ、アルゴンイオンレーザとＮｄ：Ｙ
ＡＧレーザ（波長＝重型で２６６ｎｍ）がある。特に、
エキシマレーザは励起ガスの種類を変えて、発振波長を
変えることが可能である。例えば、Ｆ２（１５７ｎ
ｍ）、ＡｒＦ（１９３ｎｍ）、ＫｒＣｌ（２２２ｎ
ｍ）、ＫｒＦ（２４８ｎｍ）、ＸｅＢｒ（２８２ｎ
ｍ）、ＸｅＣｌ（３０８ｎｍ）とＸｅＦ（３５１ｎｍ）
で出力も数十Ｗ迄の大出力で大口径のレーザが得られて
いる。
本発明は、かかる短波長のレーザを用い、アモルファス
Ｓｉ相を含有する半導体膜の熱処理を行う。半導体膜と
して、Ｂ又はＡｌなどのｐ形不純物、Ｐ又はＡｓなどの
ｎ形不純物を含有するアモルファスＳｉ：Ｈ膜、微結晶
化Ｓｉ：Ｈ膜、SiGe：Ｈ膜、ＳｉＮ：Ｈ膜やＳｉＣ：Ｈ
膜などがある。不純物を該Ｓｉ膜中に含有させる工程と
して、プラズマＣＶＤなどの膜形成中にガスから導入す
る方法とノンドープ又は低濃度ドープ層中にイオン打込
み法で導入する方法の２種類がある。
Ｓｉ相を含有する半導体膜の熱処理を行う。半導体膜と
して、Ｂ又はＡｌなどのｐ形不純物、Ｐ又はＡｓなどの
ｎ形不純物を含有するアモルファスＳｉ：Ｈ膜、微結晶
化Ｓｉ：Ｈ膜、SiGe：Ｈ膜、ＳｉＮ：Ｈ膜やＳｉＣ：Ｈ
膜などがある。不純物を該Ｓｉ膜中に含有させる工程と
して、プラズマＣＶＤなどの膜形成中にガスから導入す
る方法とノンドープ又は低濃度ドープ層中にイオン打込
み法で導入する方法の２種類がある。
以下、本発明の実施例を説明する。
実施例１ グロー放電を用いるプラズマＣＶＤ法により、ＳｉＨ４
−Ｂ２Ｈ６（又は、ＰＨ３）系ガスを用い、Ｂ又はＰド
ープのアモルファスＳｉ膜を形成した。その膜の抵抗率
を第１表に示す。
−Ｂ２Ｈ６（又は、ＰＨ３）系ガスを用い、Ｂ又はＰド
ープのアモルファスＳｉ膜を形成した。その膜の抵抗率
を第１表に示す。
レーザとして、ＫｒＦ系エキシマレーザ（波長２４８ｎ
ｍ、パルス幅１５ｎｓ）を用い、該アモルファスＳｉ膜
を照射した。第１図は、レーザ照射強度を変えて照射し
た後の抵抗率変化を示す。レーザパワー密度０．２Ｊ／
ｃｍ２迄はスーパーリニアに抵抗率が減少し、その後直
線的に減少している。得られた抵抗率は第１表の値に比
べて極めて小さく、通常の多結晶膜と同程度の値となっ
ている。特に、レーザパワー密度０．２Ｊ／ｃｍ２以上
でのアニール膜はＸ線回折によると結晶化していること
が明らかになった。レーザパワー密度０．２Ｊ／ｃｍ２
以下でアニールした膜は、微結晶相を含む非晶質膜で、
膜表面の形状は平滑であり、デバイス作製用として適し
ている。
ｍ、パルス幅１５ｎｓ）を用い、該アモルファスＳｉ膜
を照射した。第１図は、レーザ照射強度を変えて照射し
た後の抵抗率変化を示す。レーザパワー密度０．２Ｊ／
ｃｍ２迄はスーパーリニアに抵抗率が減少し、その後直
線的に減少している。得られた抵抗率は第１表の値に比
べて極めて小さく、通常の多結晶膜と同程度の値となっ
ている。特に、レーザパワー密度０．２Ｊ／ｃｍ２以上
でのアニール膜はＸ線回折によると結晶化していること
が明らかになった。レーザパワー密度０．２Ｊ／ｃｍ２
以下でアニールした膜は、微結晶相を含む非晶質膜で、
膜表面の形状は平滑であり、デバイス作製用として適し
ている。
実施例２ ＣＷ（連続発振）のアルゴンイオンレーザを用い、実施
例１と同様な非晶質膜にレーザアニールを行った。
例１と同様な非晶質膜にレーザアニールを行った。
波長はＡＤＰ光学結晶を用い第２高調波である２５７ｎ
ｍとし、走査速度１ｍｍ／秒で該ドープ非晶質シリコン
膜をアニールした。照射後の抵抗変化は第１図と同様で
あった。この方法では、ビーム走査により、均質に熱処
理を行える特長がある。
ｍとし、走査速度１ｍｍ／秒で該ドープ非晶質シリコン
膜をアニールした。照射後の抵抗変化は第１図と同様で
あった。この方法では、ビーム走査により、均質に熱処
理を行える特長がある。
実施例３ グロー放電を用いるプラズマＣＶＤ法により、第２図に
示したように、ガラス基板１上に、ｎ形層２、ｉ形層３
およびｐ形層４を形成した。その後、波長１９３ｎｍの
ＡｒＦエキシマレーザ７を照射した結果、照射前の抵抗
率２．４×１０５Ω・ｃｍが照射後３．１×１０Ω・ｃ
ｍと抵抗率が低下した。
示したように、ガラス基板１上に、ｎ形層２、ｉ形層３
およびｐ形層４を形成した。その後、波長１９３ｎｍの
ＡｒＦエキシマレーザ７を照射した結果、照射前の抵抗
率２．４×１０５Ω・ｃｍが照射後３．１×１０Ω・ｃ
ｍと抵抗率が低下した。
これにより、ｐｉｎ型ダイオードの直列抵抗が低下し、
整流比が改善された。
整流比が改善された。
実施例４ 実施例３においてｐ形層４として、炭素入りの非晶質シ
リコンカーバイド膜を用いた。レーザ照射前の抵抗率３
×１０７Ω・ｃｍが照射後３．０×１０６Ω・ｃｍと抵
抗率を低減することができた。
リコンカーバイド膜を用いた。レーザ照射前の抵抗率３
×１０７Ω・ｃｍが照射後３．０×１０６Ω・ｃｍと抵
抗率を低減することができた。
実施例５ シリコン薄膜を用いたＭＯＳＦＥＴの製造方法を第３図
に示す。
に示す。
ガラス基板１上にゲート電極（Ｍｏ，Ｃｒなど）１１を
形成後、プラズマＣＶＤ法によりＳｉＯ２膜１２および
ｎ形非晶質シリコン膜１３を形成した。ソースおよびド
レイン電極１４および１５を蒸着し、ガラス基板１の下
部からレーザ７の照射を行った。レーザ照射条件は実施
例１〜３と同様で良い。このレーザ照射により、ゲート
電極１１上の非晶質シリコン膜は変化しないがソースお
よびドレイン電極１４と１５の下部の非晶質シリコン膜
は結晶質を含むシリコン膜１６に変質した。
形成後、プラズマＣＶＤ法によりＳｉＯ２膜１２および
ｎ形非晶質シリコン膜１３を形成した。ソースおよびド
レイン電極１４および１５を蒸着し、ガラス基板１の下
部からレーザ７の照射を行った。レーザ照射条件は実施
例１〜３と同様で良い。このレーザ照射により、ゲート
電極１１上の非晶質シリコン膜は変化しないがソースお
よびドレイン電極１４と１５の下部の非晶質シリコン膜
は結晶質を含むシリコン膜１６に変質した。
実施例６ シリコン薄膜ＭＯＳＦＥＴの他の製造方法を第４図に示
す。
す。
ガラス基板１上にソースおよびドレイン電極２１および
２２を形成後、プラズマＣＶＤ法によりＳｉＯ２２３お
よびｎ−形非晶質シリコン膜２４を連続形成した。ゲー
ト電極２５を形成後、該ゲート電極をマスクとしてp+イ
オン８の打込みを行い、実施例１〜３と同様なレーザア
ニールを行った。このレーザアニールにより、低抵抗シ
リコン膜２６を形成した。この方法で、ＭＯＳＦＥＴの
セルファラインによる形成が可能となり、得られたＦＥ
ＴのＯＮ／ＯＦＦ比も向上した。
２２を形成後、プラズマＣＶＤ法によりＳｉＯ２２３お
よびｎ−形非晶質シリコン膜２４を連続形成した。ゲー
ト電極２５を形成後、該ゲート電極をマスクとしてp+イ
オン８の打込みを行い、実施例１〜３と同様なレーザア
ニールを行った。このレーザアニールにより、低抵抗シ
リコン膜２６を形成した。この方法で、ＭＯＳＦＥＴの
セルファラインによる形成が可能となり、得られたＦＥ
ＴのＯＮ／ＯＦＦ比も向上した。
本発明によれば下記のことが実現できる。
(1) 極めて低抵抗のｎ形およびｐ形層を作製できる。
(2) セルアラインが可能である。
(3) 極く表面層のみアニールできる。
(4) 低温プロセスである。
従って、本発明により、安価な大面積基板上に、秀れた
性能を有する半導体薄膜装置を作製することができる。
性能を有する半導体薄膜装置を作製することができる。
第１図は本発明の効果を説明するための図、第２図乃至
第４図は、それぞれ本発明の異なる実施例を示す工程図
である。 １……ガラス基板、２……ｎ形層、３……ｉ形層、４…
…ｐ形層、７……レーザ光、８……イオン、１１……ゲ
ート電極、１２……ＳｉＯ２膜、１３……ｎ形非晶質シ
リコン膜。
第４図は、それぞれ本発明の異なる実施例を示す工程図
である。 １……ガラス基板、２……ｎ形層、３……ｉ形層、４…
…ｐ形層、７……レーザ光、８……イオン、１１……ゲ
ート電極、１２……ＳｉＯ２膜、１３……ｎ形非晶質シ
リコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (72)発明者 斉藤 昭男 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 中谷 光雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (56)参考文献 特開 昭57−155726（ＪＰ，Ａ) 特開 昭55−75225（ＪＰ，Ａ)
Claims (3)
- 【請求項１】基板上に所望の形状を有するゲート電極を
形成する工程と、該ゲート電極を有する基板上に絶縁膜
を形成する工程と、該絶縁膜上に不純物が添加された非
晶質相シリコン膜を形成する工程と、該非晶質相シリコ
ン膜上に該ゲート電極を挾んでソース及びドレイン電極
を形成する工程と、その後、波長が３００ｎｍ以下で照
射強度０．２Ｊ／ｃｍ２以下の紫外レーザを該基板に照
射する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】基板上に互いに近接してソース及びドレイ
ン電極を形成する工程と、該ソース及びドレイン電極を
有する該基板上に不純物が添加された非晶質相シリコン
膜を形成する工程と、該非晶質相シリコン膜上に絶縁膜
を形成する工程と、該絶縁膜上で、かつ、該ソース及び
ドレイン電極の間に形成されたゲート電極を形成する工
程と、その後、波長が３００ｎｍ以下で照射強度０．２
Ｊ／ｃｍ２以下の紫外レーザを該基板に照射する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項３】上記基板は、ガラス基板であることを特徴
とする特許請求の範囲第１項または第２項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058246A JPH0656839B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058246A JPH0656839B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60202931A JPS60202931A (ja) | 1985-10-14 |
| JPH0656839B2 true JPH0656839B2 (ja) | 1994-07-27 |
Family
ID=13078761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058246A Expired - Lifetime JPH0656839B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656839B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8679973B2 (en) | 2006-10-11 | 2014-03-25 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107894B2 (ja) * | 1986-06-18 | 1995-11-15 | 松下電器産業株式会社 | 多結晶薄膜基板のアニ−ル方法 |
| TW232751B (en) | 1992-10-09 | 1994-10-21 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for forming the same |
| US5643801A (en) | 1992-11-06 | 1997-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method and alignment |
| US6544825B1 (en) | 1992-12-26 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a MIS transistor |
| TW297142B (ja) | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US5719065A (en) | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| JP2546538B2 (ja) * | 1994-07-11 | 1996-10-23 | ソニー株式会社 | 薄膜トランジスタの製法 |
| JP3778456B2 (ja) | 1995-02-21 | 2006-05-24 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型薄膜半導体装置の作製方法 |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
-
1984
- 1984-03-28 JP JP59058246A patent/JPH0656839B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8679973B2 (en) | 2006-10-11 | 2014-03-25 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60202931A (ja) | 1985-10-14 |
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