JPH0656953B2 - デジタル回路 - Google Patents

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明はデジタル回路に関するものであり、更に詳しく
言えばカウンタ動作，シリアル入力シフトレジスタ動作
およびパラレル入出力シフトレジスタ動作を少ない回路
素子数で実現するデジタル回路の構成に関するものであ
る。

(ロ)従来の技術 デジタル回路を必要に応じてカウンタとして動作させた
り、あるいはシリアル入出力又はパラレル入出力シフト
レジスタとして動作させる場合、該回路の構成は複雑な
ものとなっていた。

第５図はこのような機能を備えるデジタル回路のブロッ
ク図である。図において、(1)はトグル型フリップフロ
ップ回路であり、ｎ個縦続接続されてｎビットカウンタ
を構成している。ＪはＪ入力であり、プリセットイネー
ブル入力（ＰＥ）に入力するクロック（ＣＬＫ２）によ
り制御されて各ビットのカウントを初期設定する。なお
カウントはＴ入力に入力するクロック（ＣＬＫ１）に同
期して行われる。第６図(a)はトグル型フリップフロッ
プ回路(1)の回路構成を示す図である。

(2)はＤ型フリップフロップ回路であり、ｎ個縦続接続
されてｎビットシフトレジスタを構成している。Ｐ／Ｓ
入力はパラレルモードかシリアルモードかを選択する制
御入力であり、パラレルモードのときにはＰＤ入力から
のデータ入力を許容し、シリアルモードのときにはＳＤ
入力からのデータ入力を許容する。レジスタはクロック
（ＣＬＫ３）により動作する。

なお、ＰＩ_ｏ〜ＰＩｎはカウンタ側に入力するパラレル
データ，ＰＯ_ｏ〜ＰＯｎはカウンタ側から出力するパラ
レルデータ，ＩＳＥＬは外部から入力するＰＩ_ｏ〜ＰＩ
_ｎか又はシフトレジスタの出力データかを選択する制御
信号，ＯＰＥはレジスタにシリアルデータを入力するか
又はレジスタからシリアルデータを出力するかを選択す
る制御信号である。第６図(b)はＤ型フリップフロップ
回路(2)の回路構成を示す図である。

(ハ)発明が解決しようとする問題点 ところで、従来例の回路によればカウンタ回路とシフト
レジスタ回路とを単に寄せ集めた構成のため、集積回路
化した場合にも多くの素子数を必要とし、形成面積が大
きくなるという問題がある。

本発明はかかる従来の問題に鑑みて創作されたものであ
り、カウンタ機能およびシフトレジスタ機能を兼ね備え
た構成素子数の少ないデジタル回路の提供を目的とす
る。

(ニ)問題点を解決するための手段 本発明のデジタル回路は複数個のマスター・スレーブ型
フリップフロップ回路を有し、かつ前段のフリップフロ
ップ回路の出力は次段のクロック入力（ＣＫＴ）に接
続されている。すなわち縦続接続されている。

また各フリップフロップ回路はトグル動作用の第１のク
ロック入力（ＣＫＴ）とシフト動作用の第２のクロック
入力（ＣＫＤ）とトグル動作制御入力（ＴＧＬ）とシリ
アルデータ入力（ＳＤ）とシリアルデータ選択制御入力
（ＥＳＤ）とパラレルデータ入力（ＰＤ）とパラレルデ
ータ選択制御入力（ＥＰＤ）とを備えている。更に、ト
グル動作制御入力がアクティブになるとき、各フリップ
フロップ回路がトグル動作してカウンタモードになり、
シリアルデータ選択制御入力がアクティブになるとき、
各フリップフロップ回路がシフト動作をすると共にシリ
アルデータ入力が選択されてシフトレジスタモードにな
り、また、パラレルデータ選択制御入力がアクティブの
とき各フリップフロップ回路がシフト動作をすると共に
パラレルデータが選択されてパラレルロードモードにな
るように制御する論理回路を有している。

(ホ)作用 トグル動作制御入力がアクティブになると、各段の論理
回路は各フリップフロップ回路の各々の出力を各々の
フリップフロップ回路のデータ入力に帰還をかける。こ
の後、第１のクロック入力（ＣＫＴ）が入力すると各フ
リップフロップ回路はトグル動作して該クロックの数を
カウントする。

シリアルデータ選択制御入力がアクティブになると、論
理回路は初段のフリップフロップ回路のデータ入力から
データが入力することを可能にする。この後、第２のク
ロック入力（ＣＫＤ）が入力すると、該クロックに同期
して各フリップフロップ回路のデータは順次シフトす
る。

パラレルデータ選択制御入力がアクティブになると、論
理回路は各フリップフロップ回路に対しデータがパラレ
ルに入力して初期設定することを可能とする。この後、
モード切換えることにより、カウンタモードとして、あ
るいはシフトレジスタモードとして動作することができ
る。

(ヘ)実施例 次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係るカウンタ機能および
シフトレジスタ機能を備えるデジタル回路の構成ブロッ
ク図である。(3)はその基本構成をなすマスター・スレ
ーブ型のフリップフロップ回路である。第２図にはその
フリップフロップ回路(3)の詳細な等価回路図を示して
いる。ＣＫＴはトグル動作用の第１のクロック入力であ
る。このＣＫＴ入力は、初段では第１のクロック信号
（ＣＬＫ１）が入力し２段以降では前段の力に接続さ
れている。ＴＧＬはフリップフロップ回路(3)がトグル
動作するように制御するトグル動作制御入力であり、カ
ウンタモード制御信号（ＣＴＭＯＤ）が入力する。

ＣＫＤはシフトレジスタ動作用の第２のクロック入力を
示している。各フリップフロップ回路のＣＫＤ入力には
パラレルに第２のクロック信号（ＣＬＫ２）が入力して
いる。

ＥＳＤはシリアルデータ選択制御入力であり、シフトレ
ジスタモード制御信号（ＳＲＭＯＤ）が入力する。ＳＤ
はシリアルデータ入力であり、初段のフリップフロップ
(3)のＳＤにはシリアルデータ入出力（ＳＤＡＴＡ）が
接続され、２段以降のフリップフロップ(3)のＳＤには
前段のフリップフロップ(3)のＱ出力が接続される。シ
フトレジスタモードの場合には、第２のクロック信号
（ＣＬＫ２）に同期してシリアルデータが初段のフリッ
プフロップ(3)のシリアルデータ入力ＳＤに供給され
る。ＥＰＤはパラレルデータ選択制御入力であり、パラ
レルロードモード制御信号（ＰＬＭＯＤ）が入力する。
ＰＤはパラレルデータ入力であり、パラレルロードモー
ドのとき、第２のクロック信号（ＣＬＫ２）に同期して
パラレルデータ信号（ＰＩ_ｏ〜ＰＩｎ）が各フリップフ
ロップ回路(3)に並列に入力し、これを初期設定する。

なお、ＯＰＥは入出力制御用バッファ(4)を制御するシ
リアル出力イネーブル信号であり、この信号がアクティ
ブのとき最終段のフリップフロップ回路(3)のＱ出力か
らデータが順次シリアルに入出力制御用バッファ(4)を
介してシリアルデータ入出力（ＳＤＡＴＡ）に出力され
ると共に、初段のフリップフロップ回路(3)のシリアル
データ入力（ＳＤ）に供給される。また、ＰＯ_ｏ〜ＰＯ
_ｎは、各フリップフロップ(3)のＱ出力から並列にデー
タを出力するパラレルデータ出力信号である。

第２図に示すように、本発明の実施例回路の基本構成を
なすフリップフロップ回路(3)は、マスター部(5)とスレ
ーブ部(6)とを備えるマスター・スレーブ型のフリップ
フロップ回路であり、また各制御信号（ＴＧＬ，ＥＳ
Ｄ，ＥＰＤ），各データ信号（ＳＤ，ＰＤ）および各ク
ロック信号（ＣＫＴ，ＣＫＤ）を動作モードに応じ適宜
アクティブにする論理回路(7)，(8)を備えている。

第１図に示された回路において、動作モードの制御は、
カウンタモード制御信号（ＣＴＭＯＤ）、シフトレジス
タモード制御信号（ＳＲＭＯＤ）パラレルロードモード
制御信号（ＰＬＭＯＤ）によって行われるが、各フリッ
プフロップ(3)の動作モード制御は、各制御信号（ＣＴ
ＭＯＤ、ＳＲＭＯＤ、ＰＬＭＯＤ）が各々印加される制
御入力（ＴＧＬ、ＥＳＤ、ＥＰＤ）によって行われる。
トグル動作制御入力（ＴＧＬ）がアクティブ、即ち、
“１”になると、各フリップフロップ回路(3)の出力
が各々のデータ入力に帰還され、また、クロックは第１
のクロック入力（ＣＫＴ１）が選択され、ＴＦＦの構成
になる（以下この状態をＴＦＦモードと言う）。一方、
トグル動作制御入力（ＴＧＬ）が“０”になると、出
力の帰還ループは論理回路(7)において遮断され、ま
た、論理回路(8)において、第２のクロック入力（ＣＫ
Ｄ）が選択され、ＤＦＦの構成になる（以下この状態を
ＤＦＦモードと言う）。ここで、フリップフロップ回路
(3)のモード切換において、モード切換前のクロック信
号の状態とモード切換後のクロック信号の状態によりフ
リップフロップ回路(3)の出力状態が変化する場合があ
る。従って、フリップフロップ回路(3)のモード切換は
一定のルールに従う必要がある。

第３図はどのような場合に出力状態が変化するかを説明
する図であり、モード切換の状態、及び、切換前後のク
ロック信号（ＣＰ）の状態の相違に従って場合分けし、
出力状態が保持されるかどうか検討した結果を示してい
る。

ＤＦＦモードからＴＦＦモードに切換える時、切換前が
ＣＫＤ＝ＣＰ＝“１”である場合、マスター部(5)はデ
ータを保持する状態で、その出力はトランスミッション
ゲートを通り抜けてスレーブ部(6)の出力に達してい
る。この場合、切換後にＣＫＴ＝ＣＰ＝“１”であると
切換後において、マスター部(5)及びスレーブ部(6)の状
態は変化せず、データは保持される。また、切換後がＣ
ＫＴ＝ＣＰ＝“０”であると、スレーブ部(6)が保持状
態になり、切換後マスター部(5)から出力されたデータ
はスレーブ部(6)において保持されるため、データの変
化はない。一方、切換前にＣＫＤ＝ＣＰ＝“０”の場
合、スレーブ部(6)はデータの保持状態にあり、これを
出力している状態にある。この場合、切換後にＣＫＴ＝
ＣＰ＝“１”であると、マスター部(5)がデータの保持
状態になり、このデータがスレーブ部(6)から出力され
る状態になるため、切換前にスレーブ部(6)に保持され
ていたデータは変化することになる。一方、切換後にＣ
ＫＴ＝ＣＰ＝“０”であると、スレーブ部(6)の保持状
態は変わらないため、データは保持されることになる。

次に、フリップフロップ回路(3)をＴＦＦモードからＤ
ＦＦモードに切換える時、切換前にＣＫＴ＝ＣＰ＝
“１”の場合、マスター部(5)はデータの保持状態にあ
り、その出力はスレーブ部(6)から出力されている。こ
の場合、切換後にＣＫＤ＝ＣＰ＝“１”であると、マス
ター部(5)及びスレーブ部(6)の状態は変わらずデータの
変化はない。また、切換後にＣＫＴ＝ＣＰ＝“０”であ
ると、スレーブ部(6)がデータの保持状態になり、切換
前にマスター部(5)から出力されたデータを保持するた
め、データは変化しない。一方、切換前にＣＫＴ＝ＣＰ
＝“０”の場合、スレーブ部(6)がデータの保持状態に
あり、このデータが出力された状態にある。この場合、
切換後にＣＫＤ＝ＣＰ＝“１”であると、マスター部
(5)が保持状態になり、その出力がスレーブ部(6)を通し
て出力される状態になるため、スレーブ部(6)に保持さ
れたデータが変化してしまう。また、切換後にＣＫＤ＝
ＣＰ＝“０”であると、スレーブ部(6)が保持状態にな
るため、切換前と変わらずデータは変化しない。

このように第３図に示されるように、切変前後でデータ
が変化する可能性のあるのは、ＤＦＦモードからＴＦＦ
モードに切換える時、ＣＫＤ＝“０”からＣＫＴ＝
“１”になる場合と、ＴＦＦモードからＤＦＦモードに
切換える時、ＣＫＴ＝“０”からＣＫＤ＝“１”になる
場合である。従って、動作モードの切換時には、第１の
クロック入力ＣＫＴと第２のクロック入力ＣＫＤの信号
レベルを注意しなければならない。

ところで、ＣＫＴは第１図に示される如く、前段のフリ
ップフロップ回路(3)の出力に接続されるため、各段
のフリップフロップ回路(3)のデータの内容、即ち、カ
ウンタモードで動作したときの計数値やパラレルロード
モードによってセットされたデータの内容によってＣＫ
Ｔのレベル状態は変わり、動作モードの切換前後で特定
できない。一方、ＣＫＤはデータのシフト制御するた
め、あるいは、パラレルデータのロードを制御するため
のクロック信号であるから、ＣＫＤにクロックを供給す
る側によってレベルを決定できるものである。従って、
第３図においてＣＫＤに注目すれば、ＤＦＦモードから
ＴＦＦモードに切換える前後においてＣＫＤを“１”に
しておけばデータの変化がなく、また、ＴＦＦモードか
らＤＦＦモードに切換える前後においてＣＫＤを“０”
にしておけばデータの変化がないことがわかる。

このことから、第１図において、カウンタモード制御信
号（ＣＴＭＯＤ）を“０”から“１”に切換える場合、
即ち、カウンタモードに切換える場合には、第２のクロ
ック信号（ＣＬＫ２）のレベルを“１”に保持し、ま
た、カウンタモード制御信号（ＣＴＭＯＤ）を“１”か
ら“０”に切換える場合には、第２のクロック信号（Ｃ
ＬＫ２）のレベルを“０”に保持すればよい。

次に第１図の本発明の実施例回路の動作について、第４
図のタイミングチャートを参照しながら説明する。

まずカウンタモードでは、ＣＴＭＯＤ信号＝“１”とな
る。これにより各フリップフロップ回路のＱ出力はマス
ター部(5)のデータ入力に接続される。このため各フリ
ップフロップ回路(3)は、ＣＬＫ１信号によりトグル動
作して該ＣＬＫ１信号のパルスを計数する。

次にＰＬＭＯＤ信号＝“１”になると、カウンタモード
からパラレルロードモードに切換わる。なおモード切換
前後ではＣＬＫ２＝“０”に設定されている。次いでＣ
ＬＫ２信号が“１”になるとき、ＰＩ_ｏ〜ＰＩｎ信号が
入力してパラレルデータがロードされる。

次にＣＴＭＯＤ信号＝“１”になると、パラレルロード
モードからカウンタモードに切換わる。なお、モード切
換前後ではＣＫＴ２＝“１”に設定されている。この
後、ＣＫＴ１信号のパルス数を、パラレルデータに加算
することができる。

次いでＳＲＭＯＤ信号＝“１”になると、カウンタモー
ドからシフトレジスタモードに切換わる。なお、モード
切換前後ではＣＫＴ２＝“０”に設定されている。この
後、ＣＫＴ２信号パルスに同期してフリップフロップ回
路のデータは順次、シフトされる。

次いでＰＬＭＯＤ信号＝“１”になると、再びパラレル
ロードモードになる。次にＣＬＫ２信号が“１”になる
とき、ＰＩ_ｏ〜ＰＩｎ信号が入力してパラレルデータが
ロードされる。

次にＳＲＭＯＤ信号＝“１”になると、シフトレジスタ
モードに切換わる。この後、ＣＫＴ２信号パルスに同期
してパラレルロードデータは順次、シフトされる。

次いでＣＴＭＯＤ信号＝“１”になるとシフトレジスタ
モードからカウンタモードに切換わる。なお、モード切
換前後ではＣＫＴ２＝“１”に設定されている。この
後、ＣＬＫ１信号パルスを計数する。

以上説明したように、本発明の実施例回路によれば、カ
ウンタ機能およびシフトレシスタ機能の両方を兼ねたデ
ジタル回路を少ない構成素子で実現することが可能とな
る。

(ト)発明の効果 以上説明したように、本発明によれば従来の回路に比べ
て極めて少ない素子数でカウンタ機能およびシフトレジ
スタ機能を備えるデジタル回路を実現することができ
る。これにより集積回路を、より高集積化することが可
能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係るデジタル回路の構成を示
すブロック図、第２図は第１図の基本構成をなすフリッ
プフロップ回路の等価回路図、第３図は本発明の実施例
回路の動作モードの切換えを説明する図、第４図は第１
図のデジタル回路の動作を説明するためのタイミングチ
ャート、第５図は従来例の構成ブロック図、第６図は第
５図の基本構成をなすフリップフロップ回路の等価回路
図である。 (1)，(2)……従来構成のフリップフロップ回路、(3)…
…本発明の構成に係るフリップフロップ回路、(4)……
入出力制御用バッファ、(5)……マスター部、(6)……ス
レーブ部、(7)，(8)……論理回路、ＣＫＴ……トグル動
作用の第１のクロック入力、ＣＬＫ１……第１のクロッ
ク信号、ＴＧＬ……トグル動作制御入力、ＣＴＭＯＤ…
…カウンタモード制御信号、ＣＫＤ……シフトレジスタ
動作用の第２のクロック入力、ＣＬＫ２……第２のクロ
ック信号、ＳＤ……シリアルデータ入力、ＳＤＡＴＡ…
…シリアルデータ入出力信号、ＥＳＤ……シリアルデー
タ選択制御入力、ＳＲＭＯＤ……シフトレジスタモード
制御信号、ＰＤ……パラレルデータ入力、ＰＩ_ｏ〜ＰＩ
ｎ……パラレルデータ信号、ＥＰＤ……パラレルデータ
選択制御入力、ＰＬＭＯＤ……パラレルロードモード制
御信号、ＯＰＥ……シリアル出力イネーブル信号、ＰＯ
_ｏ〜ＰＯｎ……パラレルデータ出力信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マスター部及びスレーブ部と、 Ｔ−ＦＦモードを指示するトグル動作制御入力（ＴＧ
   Ｌ）に基づき、前記スレーブ部の出力を前記マスター
   部のデータ入力に供給すると共にトグル動作用の第１の
   クロック入力（ＣＫＴ）を前記マスター部及びスレーブ
   部のクロックとして供給し、Ｄ−ＦＦモードを指示する
   トグル動作制御入力（ＴＧＬ）に従ってシフト動作用の
   第２のクロック入力（ＣＫＤ）を前記マスター部及びス
   レーブ部のクロックとして供給し、且つ、前記Ｄ−ＦＦ
   モード時にシフトレジスタモードを指示するシリアルデ
   ータ選択制御入力（ＥＳＤ）に基づきシリアルデータ入
   力（ＳＤ）を前記マスター部のデータ入力に供給し、パ
   ラレルデータロードモードを指示するパラレルデータ選
   択制御入力（ＥＰＤ）に基づきパラレルデータ入力（Ｐ
   Ｄ）を前記マスター部のデータ入力に供給する論理回路
   と、 を有するフリップフロップ回路を複数備え、 前記トグル動作制御入力、シリアルデータ選択制御入
   力、及び、シリアルデータ選択制御入力に各々対応する
   制御信号を共通に印加し、前記シリアルデータ入力を各
   々前段のＱ出力に接続すると共に前記第１のクロック入
   力を各々前段の出力に接続し、前記第２のクロック入
   力には共通にシフトクロックを印加することによって、
   前記各フリップフロップ回路をカウンタモード、シフト
   レジスタモード、及び、パラレルデータロードモードと
   して動作させ、前記トグル動作制御入力の信号レベルの
   切換時に前記第２のクロック入力の信号レベルを第１又
   は第２のレベルに固定することを特徴とするデジタル回
   路。