JPH0658917B2 - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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- JPH0658917B2 JPH0658917B2 JP62219445A JP21944587A JPH0658917B2 JP H0658917 B2 JPH0658917 B2 JP H0658917B2 JP 62219445 A JP62219445 A JP 62219445A JP 21944587 A JP21944587 A JP 21944587A JP H0658917 B2 JPH0658917 B2 JP H0658917B2
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタおよびその製造方法に
関し、特に化合物半導体を用いたヘテロ接合バイポーラ
トランジスタおよびその製造方法に関する。
関し、特に化合物半導体を用いたヘテロ接合バイポーラ
トランジスタおよびその製造方法に関する。
近年、AlGaAs／GaAsなどの組合せのように、バンドギャ
ップが異なる２種類の半導体の接合を利用したヘテロ接
合バイポーラトランジスタ(HBT)の研究開発が活発に行
なわれている。このようなデバイスは、分子線エピタキ
シャル成長(MBE)技術あるいは有機金属ＣＶＤ技術等を
用いて基板に順次成長されたサブコレクタ層，コレクタ
層，ベース層，エミッタ層を有している。このＨＢＴは
ベースのドーピング濃度を大きくして、ベース抵抗を低
減しても電流利得が低下せず、優れた高周波特性を有し
ている。
ップが異なる２種類の半導体の接合を利用したヘテロ接
合バイポーラトランジスタ(HBT)の研究開発が活発に行
なわれている。このようなデバイスは、分子線エピタキ
シャル成長(MBE)技術あるいは有機金属ＣＶＤ技術等を
用いて基板に順次成長されたサブコレクタ層，コレクタ
層，ベース層，エミッタ層を有している。このＨＢＴは
ベースのドーピング濃度を大きくして、ベース抵抗を低
減しても電流利得が低下せず、優れた高周波特性を有し
ている。
第７図は従来のヘテロ接合バイポーラトランジスタの一
例の断面図である。
例の断面図である。
半絶縁性GaAs基板９上にサブコレクタ層となるn+-GaAs
層８、コレクタ層となるn-GaAs層１２，ベース層となる
p+-GaAs層５，エミッタ層となるn-Al0.3Ga0.7As層４お
よびオーミック接合をとりやすくするためのキャップ層
となるn+-GaAs層１１がＭＢＥ法により成長されてい
る。エミッタ電極１，ベース電極２およびコレクタ電極
３は各々エミッタ層，ベース層，サブコレクタ層を露出
させた上に設けられている。
層８、コレクタ層となるn-GaAs層１２，ベース層となる
p+-GaAs層５，エミッタ層となるn-Al0.3Ga0.7As層４お
よびオーミック接合をとりやすくするためのキャップ層
となるn+-GaAs層１１がＭＢＥ法により成長されてい
る。エミッタ電極１，ベース電極２およびコレクタ電極
３は各々エミッタ層，ベース層，サブコレクタ層を露出
させた上に設けられている。
ＨＢＴに高電子注入動作をさせた場合、コレクタに注入
される電子の数が多くなりコレクタ空之層中の電位分布
が変化する。
される電子の数が多くなりコレクタ空之層中の電位分布
が変化する。
第７図中には２次元デバイスシミュレータを用いて解析
したコレクタ層中の等電位線群２１および電子の動きを
示すベクトル群１０が示されている。
したコレクタ層中の等電位線群２１および電子の動きを
示すベクトル群１０が示されている。
第７図に示されたように、エミッタ電極１の真下に位置
する真性ＨＢＴ領域の周辺部では等電位線が基板垂直方
向に曲がっており、等電位線は２次元的な分布をもって
いる。このため電子の動きは基板垂直方向成分だけでな
く、基板水平成分も持っている。したがってコレクタ中
の電子の動きは１次元的な一様性をもたず、各々の方向
に進む電子のコレクタ空乏走行時間が多様であるため、
超高周波信号を増幅する際の位相が不揃いとなる欠点を
有する。このことは電流利得遮断周波数が低下すること
を意味し問題であった。
する真性ＨＢＴ領域の周辺部では等電位線が基板垂直方
向に曲がっており、等電位線は２次元的な分布をもって
いる。このため電子の動きは基板垂直方向成分だけでな
く、基板水平成分も持っている。したがってコレクタ中
の電子の動きは１次元的な一様性をもたず、各々の方向
に進む電子のコレクタ空乏走行時間が多様であるため、
超高周波信号を増幅する際の位相が不揃いとなる欠点を
有する。このことは電流利得遮断周波数が低下すること
を意味し問題であった。
さらにコレクタ領域における電流分布が広がることに引
きつられてベース領域における電流分布も不必要に広が
るため、再結合領域が拡大して再結合電流が増大し、電
流利得そのものも低下するという欠点を併せもち問題で
あった。
きつられてベース領域における電流分布も不必要に広が
るため、再結合領域が拡大して再結合電流が増大し、電
流利得そのものも低下するという欠点を併せもち問題で
あった。
これらのことはエミッタ寸法を微細化する程顕在化す
る。このためエミッタ寸法をサブミクロン級にし、電流
密度を増大させてＨＢＴの高周波特性を大幅に向上させ
ようとしても思うように高周波特性が改善されなかっ
た。加えて外部ベース領域における寄生ベース・コレク
タ接合容量も高周波特性劣化の一因となり問題であっ
た。
る。このためエミッタ寸法をサブミクロン級にし、電流
密度を増大させてＨＢＴの高周波特性を大幅に向上させ
ようとしても思うように高周波特性が改善されなかっ
た。加えて外部ベース領域における寄生ベース・コレク
タ接合容量も高周波特性劣化の一因となり問題であっ
た。
本発明の目的はエミッタ寸法を微細化してもコレクタ空
乏層領域およびベース領域における電流の一様性が劣化
せず、かつ寄生容量が低減されたバイポーラトランジス
タおよびその製造方法を提供することにある。
乏層領域およびベース領域における電流の一様性が劣化
せず、かつ寄生容量が低減されたバイポーラトランジス
タおよびその製造方法を提供することにある。
第１の発明のバイポーラトランジスタは、半導体基板上
に順次形成されたサブコレクタ層，コレクタ層，ベース
層及びエミッタ層とを有するnpnバイポーラトランジス
タにおいて、前記エミッタ層に接していない外部ベース
層下に位置するコレクタ層と前記エミッタ層に接してい
る真性ベース層下に位置するコレクタ層との間には、前
記真性ベース層下に位置するコレクタ層より電子親和力
の小さい半導体層が形成されているものである。
に順次形成されたサブコレクタ層，コレクタ層，ベース
層及びエミッタ層とを有するnpnバイポーラトランジス
タにおいて、前記エミッタ層に接していない外部ベース
層下に位置するコレクタ層と前記エミッタ層に接してい
る真性ベース層下に位置するコレクタ層との間には、前
記真性ベース層下に位置するコレクタ層より電子親和力
の小さい半導体層が形成されているものである。
第２の発明のバイポーラトランジスタの製造方法は、半
導体基板上にｎ型サブコレクタ層とノンドープのスペー
サ層とを順次形成する工程と、前記スペーサ層上に絶縁
膜からなるマスクを選択的に形成する工程と、前記マス
クを用い異方性エッチング法により前記スペーサ層をエ
ッチングし前記サブコレクタ層に達する開口部を形成す
る工程と、前記開口部を含む全面に半導体層を設けたの
ち異方性エッチング法によりエッチングし前記開口部の
側面に半導体層からなる側壁を形成する工程と、前記側
壁を形成する半導体より電子親和力の大きいエピタキシ
ャル層で前記開口部を埋め真性コレクタ領域を形成する
工程と、前記マスクを除去したのち真性コレクタ領域を
含む全面に逆ｐ型ベース層及びｎ型エミッタ層を順次形
成する工程とを含んで構成される。
導体基板上にｎ型サブコレクタ層とノンドープのスペー
サ層とを順次形成する工程と、前記スペーサ層上に絶縁
膜からなるマスクを選択的に形成する工程と、前記マス
クを用い異方性エッチング法により前記スペーサ層をエ
ッチングし前記サブコレクタ層に達する開口部を形成す
る工程と、前記開口部を含む全面に半導体層を設けたの
ち異方性エッチング法によりエッチングし前記開口部の
側面に半導体層からなる側壁を形成する工程と、前記側
壁を形成する半導体より電子親和力の大きいエピタキシ
ャル層で前記開口部を埋め真性コレクタ領域を形成する
工程と、前記マスクを除去したのち真性コレクタ領域を
含む全面に逆ｐ型ベース層及びｎ型エミッタ層を順次形
成する工程とを含んで構成される。
第３の発明のバイポーラトランジスタの製造方法は、半
導体基板上にｎ型サブコレクタ層とノンドープのスペー
サ層と外部ベース領域の一部を構成するｐ型外部ベース
層とを順次形成する工程と、前記外部ベース層上に絶縁
膜からなるマスクを選択的に形成する工程と、前記マス
クを用い異方性エッチング法により前記外部ベース層及
びスペーサ層とをエッチングし前記サブコレクタ層に達
する開口部を形成する工程と、前記開口部を含む全面に
半導体層を設けたのち異方性エッチング法によりエッチ
ングし前記開口部の側面に半導体層からなる側壁を形成
する工程と、前記側壁を形成する半導体より電子親和力
の大きいエピタキシャル層で前記開口部を埋め真性コレ
クタ領域を形成する工程と、前記マスクを除去したのち
真性コレクタ領域を含む全面にｐ型ベース層及びｎ型エ
ミッタ層を順次形成する工程とを含んで構成される。
導体基板上にｎ型サブコレクタ層とノンドープのスペー
サ層と外部ベース領域の一部を構成するｐ型外部ベース
層とを順次形成する工程と、前記外部ベース層上に絶縁
膜からなるマスクを選択的に形成する工程と、前記マス
クを用い異方性エッチング法により前記外部ベース層及
びスペーサ層とをエッチングし前記サブコレクタ層に達
する開口部を形成する工程と、前記開口部を含む全面に
半導体層を設けたのち異方性エッチング法によりエッチ
ングし前記開口部の側面に半導体層からなる側壁を形成
する工程と、前記側壁を形成する半導体より電子親和力
の大きいエピタキシャル層で前記開口部を埋め真性コレ
クタ領域を形成する工程と、前記マスクを除去したのち
真性コレクタ領域を含む全面にｐ型ベース層及びｎ型エ
ミッタ層を順次形成する工程とを含んで構成される。
次に本願発明の実施例について図面を参照して説明す
る。
る。
第１図は第１の発明のバイポーラトランジスタの第１の
実施例の断面図である。
実施例の断面図である。
第１図において、半絶縁性GaAs基板９の上にサブコレク
タとなる厚さ5000Å、ドーピング濃度1×1019cm-3のn+-
GaAs層８が形成されており、このn+-GaAs層８の上で、
エミッタ層に接する真性ベース領域の直下の部分には真
性コレクタとなる厚さ4000Å、ドーピング濃度5×1016c
m-3のn-GaAs層１２が設けられ、エミッタ層に接しない
外部ベース領域直下の部分には厚さ4000Åのノンドープ
GaAs層６が設けられている。
タとなる厚さ5000Å、ドーピング濃度1×1019cm-3のn+-
GaAs層８が形成されており、このn+-GaAs層８の上で、
エミッタ層に接する真性ベース領域の直下の部分には真
性コレクタとなる厚さ4000Å、ドーピング濃度5×1016c
m-3のn-GaAs層１２が設けられ、エミッタ層に接しない
外部ベース領域直下の部分には厚さ4000Åのノンドープ
GaAs層６が設けられている。
これらの上にはベース層となる厚さ1000Å、ドーピング
濃度1×1019cm-3のp+-GaAs層５およびエミッタ層となる
厚さ2000Å、ドーピング濃度3×1017cm-3のn-Al0.3Ga
0.7As層４およびキャップ層となる厚さ1500Å、ドーピ
ング濃度5×1018cm-3のn+-GaAs層１１が設けられてい
る。また１はAuGe-Niからなるオーム性エミッタ電極、
２はAuZn-Niからなるオーム性ベース電極、３はAuGe-Ni
からなるオーム性コレクタ電極である。
濃度1×1019cm-3のp+-GaAs層５およびエミッタ層となる
厚さ2000Å、ドーピング濃度3×1017cm-3のn-Al0.3Ga
0.7As層４およびキャップ層となる厚さ1500Å、ドーピ
ング濃度5×1018cm-3のn+-GaAs層１１が設けられてい
る。また１はAuGe-Niからなるオーム性エミッタ電極、
２はAuZn-Niからなるオーム性ベース電極、３はAuGe-Ni
からなるオーム性コレクタ電極である。
そして、ノンドープGaAs層６とn-GaAs層１２の間には、
n-GaAs層１２より電子親和力の小さいノンドープAl0.3G
a0.7As層７が設けられている。Al0.3Ga0.7Asの電子親和
力は3.83eVであるのに対し、GaAsの電子親和力は4.05eV
である。
n-GaAs層１２より電子親和力の小さいノンドープAl0.3G
a0.7As層７が設けられている。Al0.3Ga0.7Asの電子親和
力は3.83eVであるのに対し、GaAsの電子親和力は4.05eV
である。
第１図におけるA-A′線上の半導体バンドダイヤグラム
を第２図に示す。
を第２図に示す。
Al0.3Ga0.7Asの電子親和力は0.22eV程GaAsより小さいの
で、この0.22eV分の障壁がn-GaAs層１２とノンドープAl
0.3Ga0.7As層７との間に発生し、電子３４はn-GaAs層１
２内だけにとじ込められる。このため電子の流れは第１
図の１０で示されるように２次元的分布をもたず真性コ
レクタ中で一様になる。
で、この0.22eV分の障壁がn-GaAs層１２とノンドープAl
0.3Ga0.7As層７との間に発生し、電子３４はn-GaAs層１
２内だけにとじ込められる。このため電子の流れは第１
図の１０で示されるように２次元的分布をもたず真性コ
レクタ中で一様になる。
なお第１図の実施例ではベース電極の下部の外部ベース
領域の下に位置するコレクタ層はノンドープGaAs６とす
ることにより寄生ベース・コレクタ容量の低減が計られ
ている。
領域の下に位置するコレクタ層はノンドープGaAs６とす
ることにより寄生ベース・コレクタ容量の低減が計られ
ている。
第３図は第１の発明のバイポーラトランジスタの第２の
実施例の断面図である。
実施例の断面図である。
第３図においてベース電極２下のp+-GaAs層５の下にp+-
GaAs層１３を設けた点以外は前述の第１の実施例と同じ
である。第３図においてはp+-GaAs層１３を外部ベース
の一部として付加的に設け、ベース抵抗の低減を計って
いる。
GaAs層１３を設けた点以外は前述の第１の実施例と同じ
である。第３図においてはp+-GaAs層１３を外部ベース
の一部として付加的に設け、ベース抵抗の低減を計って
いる。
第３図においてA-A′線上の半導体バンドダイヤグラム
は、第２図と同じである。さらにB-B′線上のバンドダ
イヤグラムは、第４図に示すようになる。
は、第２図と同じである。さらにB-B′線上のバンドダ
イヤグラムは、第４図に示すようになる。
この場合も、電子は、GaAsとAl0.3Ga0.7Asとの電子親和
力差に帰因する障壁によりn-GaAs層１２中にとじ込めら
れ、電子の流れ１０は一様となる。加えてベース抵抗を
低減するために導入したp+-GaAs層１３と真性コレクタ
となるn-GaAs層１２の間の寄生容量は、ノンドープAl
0.3Ga0.7As層７の存在により低減される。
力差に帰因する障壁によりn-GaAs層１２中にとじ込めら
れ、電子の流れ１０は一様となる。加えてベース抵抗を
低減するために導入したp+-GaAs層１３と真性コレクタ
となるn-GaAs層１２の間の寄生容量は、ノンドープAl
0.3Ga0.7As層７の存在により低減される。
第５図(a)〜(f)は第２の発明のバイポーラトランジスタ
の製造方法の一実施例を説明するための工程順に示した
半導体チップの断面図である。
の製造方法の一実施例を説明するための工程順に示した
半導体チップの断面図である。
第５図(a)に示すように、まず半絶縁性GaAs基板９上
に、サブコレクタ層となるn+-GaAs層８およびスペーサ
層となるノンドープGaAs層６をＭＢＥ法によりエピタキ
シャル成長する。
に、サブコレクタ層となるn+-GaAs層８およびスペーサ
層となるノンドープGaAs層６をＭＢＥ法によりエピタキ
シャル成長する。
次に第５図(b)に示すように、ノンドープGaAs層６上にS
iO2からなるマスク２５を形成したのち、このマスク２
５を用い、CCl2F2ガスを用いたＲＩＥにより基板垂直方
向に、n+-GaAs層８が露出するまで異方性選択エッチン
グを行ない開口部２０を形成する。
iO2からなるマスク２５を形成したのち、このマスク２
５を用い、CCl2F2ガスを用いたＲＩＥにより基板垂直方
向に、n+-GaAs層８が露出するまで異方性選択エッチン
グを行ない開口部２０を形成する。
次に第５図(c)に示すように、ＭＢＥ法によりAl0.3Ga
0.7As層７を開口部２０を含む全面に被着する。このと
き、ノンドープGaAs層６およびn+-GaAs層８に接した部
分のAl0.3Ga0.7As層７は単結晶化するが、他の部分は非
晶質のAl0.3Ga0.7Asのままである。
0.7As層７を開口部２０を含む全面に被着する。このと
き、ノンドープGaAs層６およびn+-GaAs層８に接した部
分のAl0.3Ga0.7As層７は単結晶化するが、他の部分は非
晶質のAl0.3Ga0.7Asのままである。
次に第５図(d)のようにCCl2F2ガスを用いたＲＩＥ法に
より基板垂直方向から異方性エッチングを行い開口部２
０の側面にAl0.3Ga0.7As層７からなる側壁を形成する。
より基板垂直方向から異方性エッチングを行い開口部２
０の側面にAl0.3Ga0.7As層７からなる側壁を形成する。
次に第５図(e)に示すように、MOCVD法を用いてAl0.3Ga
0.7Asより電子親和力の大きいn-GaAs層１２を選択的に
エピタキシャル成長させ真性コレクタ領域とする。
0.7Asより電子親和力の大きいn-GaAs層１２を選択的に
エピタキシャル成長させ真性コレクタ領域とする。
次に第５図(f)に示すように、マスク２５を除去した後
ＭＢＥ法によりn-GaAs層１２を含む全面に、p+-GaAs層
５、n-Al0.3Ga0.7As層４およびn+-GaAs層１１を成長
し、それぞれベース層，エミッタ層およびキャップ層と
する。
ＭＢＥ法によりn-GaAs層１２を含む全面に、p+-GaAs層
５、n-Al0.3Ga0.7As層４およびn+-GaAs層１１を成長
し、それぞれベース層，エミッタ層およびキャップ層と
する。
このように各半導体層を形成した後、目合せマスクを用
いたエッチングおよび電極形成を行なうことにより、第
１図に示した第１の発明の第１の実施例のバイポーラト
ランジスタを形成することができる。
いたエッチングおよび電極形成を行なうことにより、第
１図に示した第１の発明の第１の実施例のバイポーラト
ランジスタを形成することができる。
第６図(a)〜(f)は第３の発明のバイポーラトランジスタ
の製造方法の一実施例を説明するための工程順に示した
半導体チップの断面図である。
の製造方法の一実施例を説明するための工程順に示した
半導体チップの断面図である。
まず第６図(a)に示すように、半絶縁性GaAs基板９上にn
+-GaAs層８、ノンドープGaAs層６、p+-GaAs層１３をＭ
ＢＥ法により成長する。
+-GaAs層８、ノンドープGaAs層６、p+-GaAs層１３をＭ
ＢＥ法により成長する。
次に第６図(b)に示すように、SiO2からなるマスク２５
を用いて前記p+-GaAs層１３、ノンドープGaAs層６を、C
Cl2F2ガスを用いたＲＩＥ法により垂直にエッチング
し、n+-GaAs層８を露出させる。
を用いて前記p+-GaAs層１３、ノンドープGaAs層６を、C
Cl2F2ガスを用いたＲＩＥ法により垂直にエッチング
し、n+-GaAs層８を露出させる。
次に第６図(c)に示すように、Al0.3Ga0.7As層７をＭＢ
Ｅ法により被着しさらに第６図(d)に示すようにCCl2F2
ガスを用いたＲＩＥ法によりエッチングし側壁７を形成
する。
Ｅ法により被着しさらに第６図(d)に示すようにCCl2F2
ガスを用いたＲＩＥ法によりエッチングし側壁７を形成
する。
次に第６図(e)に示すように、MOCVD法によりn-GaAs層１
２を選択エピタキシャル成長する。次にマスク２５を除
去した後、ＭＢＥ法によりp+-GaAs層５、n-Al0.3Ga0.7A
s層４およびn+-GaAs層１１を成長する。
２を選択エピタキシャル成長する。次にマスク２５を除
去した後、ＭＢＥ法によりp+-GaAs層５、n-Al0.3Ga0.7A
s層４およびn+-GaAs層１１を成長する。
この後目合せマスクを用いたエッチングおよび電極形成
を行うことにより第３図に示した第１の発明の第２の実
施例のバイポーラトランジスタを形成することができ
る。
を行うことにより第３図に示した第１の発明の第２の実
施例のバイポーラトランジスタを形成することができ
る。
以上AlGaAs／GaAs系のＨＢＴを例にとり本発明の実施例
を説明したが、材料はこれに限らず他の半導体材料でも
よい。また本発明はＨＢＴに限らず、ホモ接合バイポー
ラトランジスタにも適用できる。
を説明したが、材料はこれに限らず他の半導体材料でも
よい。また本発明はＨＢＴに限らず、ホモ接合バイポー
ラトランジスタにも適用できる。
以上説明したように本発明では、コレクタ領域において
電流を真性領域にとじ込めることができるため電流密度
を大きくすることができ、さらに寄生抵抗を低減しつ
つ、寄生容量も低減できるため、バイポーラトランジス
タの高周波特性を比躍的に向上させる効果がある。
電流を真性領域にとじ込めることができるため電流密度
を大きくすることができ、さらに寄生抵抗を低減しつ
つ、寄生容量も低減できるため、バイポーラトランジス
タの高周波特性を比躍的に向上させる効果がある。
第１図は第１の発明の第１の実施例の断面図、第２図は
そのコレクタ領域における横方向のバンドダイヤグラ
ム、第３図は第１の発明の第２の実施例の断面図、第４
図はそのコレクタ領域における横方向のバンドダイヤグ
ラム、第５図は第２の発明の一実施例を説明するための
半導体チップの断面図、第６図は第３の発明の一実施例
を説明するための半導体チップの断面図、第７図は従来
のバイポーラトランジスタの一例の断面図である。 １……エミッタ電極、２……ベース電極、３……コレク
タ電極、４……n-Al0.3Ga0.7As層、５……p+-GaAs層、
６……ノンドープGaAs層、７……ノンドープAl0.3Ga0.7
As層、８……n+-GaAs層、９……半絶縁性GaAs基板、１
０……電子の流れ、１１……n+-GaAs層、１２……n-GaA
s層、１３……p+-GaAs層。
そのコレクタ領域における横方向のバンドダイヤグラ
ム、第３図は第１の発明の第２の実施例の断面図、第４
図はそのコレクタ領域における横方向のバンドダイヤグ
ラム、第５図は第２の発明の一実施例を説明するための
半導体チップの断面図、第６図は第３の発明の一実施例
を説明するための半導体チップの断面図、第７図は従来
のバイポーラトランジスタの一例の断面図である。 １……エミッタ電極、２……ベース電極、３……コレク
タ電極、４……n-Al0.3Ga0.7As層、５……p+-GaAs層、
６……ノンドープGaAs層、７……ノンドープAl0.3Ga0.7
As層、８……n+-GaAs層、９……半絶縁性GaAs基板、１
０……電子の流れ、１１……n+-GaAs層、１２……n-GaA
s層、１３……p+-GaAs層。
Claims (3)
- 【請求項１】半導体基板上に順次形成されたサブコレク
タ層、コレクタ層、ベース層及びエミッタ層とを有する
npnバイポーラトランジスタにおいて、前記エミッタ層
に接していない外部ベース層下に位置するコレクタ層と
前記エミッタ層に接している真性ベース層下に位置する
コレクタ層との間には、前記真性ベース層下に位置する
コレクタ層より電子親和力の小さい半導体層が形成され
ていることを特徴とするバイポーラトランジスタ。 - 【請求項２】半導体基板上にn型サブコレクタ層とノン
ドープのスペーサ層とを順次形成する工程と、前記スペ
ーサ層上に絶縁膜からなるマスクを選択的に形成する工
程と、前記マスクを用い異方性エッチング法により前記
スペーサ層をエッチングし前記サブコレクタ層に達する
開口部を形成する工程と、前記開口部を含む全面に半導
体層を設けたのち異方性エッチング法によりエッチング
し前記開口部の側面に半導体層からなる側壁を形成する
工程と、前記側壁を形成する半導体より電子親和力の大
きいエピタキシャル層で前記開口部を埋め真性コレクタ
領域を形成する工程と、前記マスクを除去したのち真性
コレクタ領域を含む全面にp型ベース層及びn型エミッタ
層を順次形成する工程とを含むことを特徴とするバイポ
ーラトランジスタの製造方法。 - 【請求項３】半導体基板上にn型サブコレクタ層とノン
ドープのスペーサ層と外部ベース領域の一部を構成する
p型外部ベース層とを順次形成する工程と、前記外部ベ
ース層上に絶縁膜からなるマスクを選択的に形成する工
程と、前記マスクを用い異方性エッチング法により前記
外部ベース層及びスペーサ層とをエッチングし前記サブ
コレクタ層に達する開口部を形成する工程と、前記開口
部を含む全面に半導体層を設けたのち異方性エッチング
法によりエッチングし前記開口部の側面に半導体層から
なる側壁を形成する工程と、前記側壁を形成する半導体
より電子親和力の大きいエピタキシャル層で前記開口部
を埋め真性コレクタ領域を形成する工程と、前記マスク
を除去したのち真性コレクタ領域を含む全面にp型ベー
ス層及びn型エミッタ層を順次形成する工程とを含むこ
とを特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62219445A JPH0658917B2 (ja) | 1987-09-01 | 1987-09-01 | バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62219445A JPH0658917B2 (ja) | 1987-09-01 | 1987-09-01 | バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461058A JPS6461058A (en) | 1989-03-08 |
| JPH0658917B2 true JPH0658917B2 (ja) | 1994-08-03 |
Family
ID=16735523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62219445A Expired - Fee Related JPH0658917B2 (ja) | 1987-09-01 | 1987-09-01 | バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658917B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3142036A1 (fr) * | 2022-11-10 | 2024-05-17 | Stmicroelectronics (Crolles 2) Sas | Procédé de fabrication d'espaceurs |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311992A (en) * | 1991-04-26 | 1994-05-17 | Highland Supply Corporation | Retaining flap for shipping cartons |
| JP2953666B2 (ja) * | 1989-11-30 | 1999-09-27 | キヤノン株式会社 | 半導体装置及び電子装置 |
| US5692612A (en) * | 1991-04-26 | 1997-12-02 | Southpac Trust International, Inc. | Shipping carton and method for shipping floral groupings |
| US5407072A (en) * | 1991-04-26 | 1995-04-18 | Highland Supply Corporation | Shipping carton and method for shipping floral groupings |
| US5860524A (en) * | 1997-02-05 | 1999-01-19 | Southpac Trust International, Inc. | Shipping device with bondable cushion layer |
| US5836448A (en) * | 1997-02-05 | 1998-11-17 | Southpac Trust International, Inc. | Shipping device with bondable foam layer |
| US5775502A (en) * | 1997-05-30 | 1998-07-07 | Southpac Trust International Inc., | Method of applying a decorative skirt to a flower pot |
-
1987
- 1987-09-01 JP JP62219445A patent/JPH0658917B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3142036A1 (fr) * | 2022-11-10 | 2024-05-17 | Stmicroelectronics (Crolles 2) Sas | Procédé de fabrication d'espaceurs |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461058A (en) | 1989-03-08 |
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