JPH0665231B2 - 逆導通型ゲ−トタ−ンオフサイリスタ - Google Patents
逆導通型ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPH0665231B2 JPH0665231B2 JP59156987A JP15698784A JPH0665231B2 JP H0665231 B2 JPH0665231 B2 JP H0665231B2 JP 59156987 A JP59156987 A JP 59156987A JP 15698784 A JP15698784 A JP 15698784A JP H0665231 B2 JPH0665231 B2 JP H0665231B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thyristor
- gate
- diode
- conduction type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
- H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は逆導通型ゲートターンオフ（GTO）サイリスタ
に関する。
に関する。
従来の技術 一般に、GTOサイリスタは、第５図に示すように、GTOサ
イリスタ１のアノードとカソード間に逆並列にダイオー
ド２を接続した回路構成が多く採用される。この回路に
おいて、ダイオード２の接続線のインダクタンスは可能
な限り小さくすることが望まれ、GTOサイリスタ部とダ
イオード部を同じシリコン基板に集積構成した逆導通型
GTOサイリスタの製品化が要求されている。
イリスタ１のアノードとカソード間に逆並列にダイオー
ド２を接続した回路構成が多く採用される。この回路に
おいて、ダイオード２の接続線のインダクタンスは可能
な限り小さくすることが望まれ、GTOサイリスタ部とダ
イオード部を同じシリコン基板に集積構成した逆導通型
GTOサイリスタの製品化が要求されている。
GTOサイリスタは、カソード・ゲート間を逆バイアスし
て主電流（負荷電流）をオフ状態に移行させるためにカ
ソード接合（P2N2接合）の逆耐圧が必要であり、この耐
圧が高いほどGTOサイリスタのターンオフ機能が向上す
る。しかし、従来の逆導通サイリスタ構造ではカソード
接合が短絡状態となり、逆導通GTOサイリスタの構成に
は問題がある。
て主電流（負荷電流）をオフ状態に移行させるためにカ
ソード接合（P2N2接合）の逆耐圧が必要であり、この耐
圧が高いほどGTOサイリスタのターンオフ機能が向上す
る。しかし、従来の逆導通サイリスタ構造ではカソード
接合が短絡状態となり、逆導通GTOサイリスタの構成に
は問題がある。
そこで、従来から同じシリコン基板にサイリスタ部とダ
イオード部とを形成するのにゲート埋込構造のものでサ
イリスタ部とダイオード部とを分離する層を形成するも
の（例えば実開昭57-108354号公報）、あるいは第６図
に示すような構造のもの（例えば特開昭58-128766号公
報）がある。
イオード部とを形成するのにゲート埋込構造のものでサ
イリスタ部とダイオード部とを分離する層を形成するも
の（例えば実開昭57-108354号公報）、あるいは第６図
に示すような構造のもの（例えば特開昭58-128766号公
報）がある。
第６図において、P1N1P2N2部がGTOサイリスタ部であ
り、分離領域を介して形成されるP3N1N3部がダイオード
部であり、分割N2層とP3層が同一電極で接続されてカソ
ード電極Ｋとされ、P1層とN3層が同一電極で接続されて
アノード電極Ａとされ、分割P2層電極がゲート電極Ｇと
される。この構成と同様のものとしては特開昭58-73159
号公報，特開昭59-21063号公報のものがある。
り、分離領域を介して形成されるP3N1N3部がダイオード
部であり、分割N2層とP3層が同一電極で接続されてカソ
ード電極Ｋとされ、P1層とN3層が同一電極で接続されて
アノード電極Ａとされ、分割P2層電極がゲート電極Ｇと
される。この構成と同様のものとしては特開昭58-73159
号公報，特開昭59-21063号公報のものがある。
発明が解決しようとする問題点 従来のサイリスタ部とダイオード部とを分離する層を有
しかつゲート埋込構造としたものはカソード接合の逆耐
圧を高めながらダイオード部による短絡を分離層で切離
すが、素子製造が難しくなる問題があった。
しかつゲート埋込構造としたものはカソード接合の逆耐
圧を高めながらダイオード部による短絡を分離層で切離
すが、素子製造が難しくなる問題があった。
一方、第６図構成のものは全て拡散法により形成できる
点に製法の容易さがあるが、逆導通型GTOサイリスタ素
子としての順方向阻止耐圧はN1P2接合の接合表面３によ
つて決まり、P2層の表面濃度を低くする必要がある。こ
のため、ゲート層P2の横方向抵抗を高めることになつて
ゲート電流を流しにくくなるし、最高濃度の選定を難し
くし、現在も実験室レベルの開発程度に留まり製品化さ
れていない状態にある。
点に製法の容易さがあるが、逆導通型GTOサイリスタ素
子としての順方向阻止耐圧はN1P2接合の接合表面３によ
つて決まり、P2層の表面濃度を低くする必要がある。こ
のため、ゲート層P2の横方向抵抗を高めることになつて
ゲート電流を流しにくくなるし、最高濃度の選定を難し
くし、現在も実験室レベルの開発程度に留まり製品化さ
れていない状態にある。
また、第６図構成の別の問題として、電流容量の大きい
素子を構成するのにその放熱効率を高めるようN2及びP3
層表面に夫々共通の電極を圧接する構造が採用される
が、N1P2接合表面３がN2,P3と同一表面にあるため電極
圧接時の接合表面の保護に問題がある。なお、小電流素
子ではアルミボンデイング線でN2,P3の各層を渡り配線
している。
素子を構成するのにその放熱効率を高めるようN2及びP3
層表面に夫々共通の電極を圧接する構造が採用される
が、N1P2接合表面３がN2,P3と同一表面にあるため電極
圧接時の接合表面の保護に問題がある。なお、小電流素
子ではアルミボンデイング線でN2,P3の各層を渡り配線
している。
問題点を解決するための手段と作用 本発明はサイリスタ部とダイオード部とを夫々独立した
エピタキシヤル成長層にしてしかもプレーナ接合状態を
持つ構造に形成し、さらにダイオード部に増幅ゲート部
を形成する構造とし、サイリスタ部とダイオード部の接
合分離を確実，容易にする。
エピタキシヤル成長層にしてしかもプレーナ接合状態を
持つ構造に形成し、さらにダイオード部に増幅ゲート部
を形成する構造とし、サイリスタ部とダイオード部の接
合分離を確実，容易にする。
実施例 第１図は本発明の一実施例を示す半断面構造図である。
GTOサイリスタ部1Aは基板中央部に形成され、ダイオー
ド部2Aは基板周辺部に環状に形成される。両部はN1層を
共通ベース層として、サイリスタ部1AはP1 +,N1,P2,N2層
及びP2層に埋込ゲート層P2 ++を有し、ゲート電極Ｇが基
板中心部でエピタキシヤル成長層P2 -に形成したP5層上
に形成され、カソード電極Ｋがゲート電極Ｇ周辺に環状
にしてN2層上に形成され、電極G,Kの境界部分には該両
電極及びN2層とP5層領域形成時の酸化膜SiO2が残され
る。埋込ゲート層P2 ++はカソードN2層に対向する部分で
は放射状や格子状のパターンで主電流路が確保され、ゲ
ートP5層に対する部分は全面に形成されて主電流路をし
や断する。
GTOサイリスタ部1Aは基板中央部に形成され、ダイオー
ド部2Aは基板周辺部に環状に形成される。両部はN1層を
共通ベース層として、サイリスタ部1AはP1 +,N1,P2,N2層
及びP2層に埋込ゲート層P2 ++を有し、ゲート電極Ｇが基
板中心部でエピタキシヤル成長層P2 -に形成したP5層上
に形成され、カソード電極Ｋがゲート電極Ｇ周辺に環状
にしてN2層上に形成され、電極G,Kの境界部分には該両
電極及びN2層とP5層領域形成時の酸化膜SiO2が残され
る。埋込ゲート層P2 ++はカソードN2層に対向する部分で
は放射状や格子状のパターンで主電流路が確保され、ゲ
ートP5層に対する部分は全面に形成されて主電流路をし
や断する。
ダイオード部2AはN1,P3 +層を有し、P3 +層上のエピタキ
シヤル成長層P2 -に形成されたP4層上にカソード電極Ｋ
Ｄが形成される。そして、P3 +層,P2 +層形成時及びエピ
タキシヤル層P2 -の形成時の酸化膜SiO2がN1P3 +,N1P2 +接
合表面に残されたプレーナ接合状態にされる。電極ＫＤ
とＫには放熱板も兼ねた環状のカソード電極板４が圧接
され、同様にサイリスタ部とダイオード部に共通のアノ
ード電極Ａにはアノード電極板５が圧接される。
シヤル成長層P2 -に形成されたP4層上にカソード電極Ｋ
Ｄが形成される。そして、P3 +層,P2 +層形成時及びエピ
タキシヤル層P2 -の形成時の酸化膜SiO2がN1P3 +,N1P2 +接
合表面に残されたプレーナ接合状態にされる。電極ＫＤ
とＫには放熱板も兼ねた環状のカソード電極板４が圧接
され、同様にサイリスタ部とダイオード部に共通のアノ
ード電極Ａにはアノード電極板５が圧接される。
このような構造における特徴は、順耐圧が決まるN1P2 +
接合及びN1部P3 +接合形成時の表面不純物濃度を低く抑
え、しかも両接合表面部を除いて他の面に選択的にエピ
タキシヤル成長層P2 -を形成し、このエピタキシヤル成
長層に必要な他の接合を形成することにある。また、電
極板4,5間に電圧印加した状態では接合N1P2 +とN1P3 +が
夫々プレーナ接合状態で独立して順方向電圧を阻止し、
その耐圧はダイオード部酸化膜SiO2のシリコン界面の状
態によつて影響されるが電極板４と機械的に分離して該
電極板４の圧接接続による悪影響を無くしている。
接合及びN1部P3 +接合形成時の表面不純物濃度を低く抑
え、しかも両接合表面部を除いて他の面に選択的にエピ
タキシヤル成長層P2 -を形成し、このエピタキシヤル成
長層に必要な他の接合を形成することにある。また、電
極板4,5間に電圧印加した状態では接合N1P2 +とN1P3 +が
夫々プレーナ接合状態で独立して順方向電圧を阻止し、
その耐圧はダイオード部酸化膜SiO2のシリコン界面の状
態によつて影響されるが電極板４と機械的に分離して該
電極板４の圧接接続による悪影響を無くしている。
第１図の構造の要部製造法を第２図で説明する。第２図
(a)に示すように、Ｎ形シリコンウエハーに酸化膜SiO2
を形成後ホトエツチングでP1 +,P2 +,P3 +層のパターンに
窓明けし、この部分に例えばボロンを選択拡散してP1 +
層,P2 +層,P3 +層を一括形成する。次に、再度全面に酸化
膜SiO2を形成し、第２図(b)に示すように、酸化膜SiO2
に埋込ゲート層P2 ++のパターンに窓明けして例えばボロ
ンを高濃度に拡散してP2 ++層を形成する。更に再度酸化
膜を形成，窓明けして第２図(c)に示すようにP3 +層,P2 +
層,P2 ++層上にエピタキシヤル層P2 -を形成する。この
後、再度酸化膜を用いて選択的に例えばリンを拡散して
N3層及びN2層を形成し、同様に例えばボロンを拡散して
P4,P5層を形成する。ここで、P1 +層及びP2 +層はほぼ同
一位置に形成する。また、P2 -層はP2 -N2接合で構成され
るサイリスタ部カソード接合の逆耐圧を決めるものであ
つて１〜５Ω−cm程度の抵抗にされ、P5層及びP4層はゲ
ート電極Ｇ及びＫＤを低抵抗に接続するための拡散層で
ある。また、接合N1P2 +表面及びN1P3 +表面は夫々酸化膜
で保護されるが、必要に応じてこの凹部にシリコンゴム
やガラス等の保護膜を形成する。
(a)に示すように、Ｎ形シリコンウエハーに酸化膜SiO2
を形成後ホトエツチングでP1 +,P2 +,P3 +層のパターンに
窓明けし、この部分に例えばボロンを選択拡散してP1 +
層,P2 +層,P3 +層を一括形成する。次に、再度全面に酸化
膜SiO2を形成し、第２図(b)に示すように、酸化膜SiO2
に埋込ゲート層P2 ++のパターンに窓明けして例えばボロ
ンを高濃度に拡散してP2 ++層を形成する。更に再度酸化
膜を形成，窓明けして第２図(c)に示すようにP3 +層,P2 +
層,P2 ++層上にエピタキシヤル層P2 -を形成する。この
後、再度酸化膜を用いて選択的に例えばリンを拡散して
N3層及びN2層を形成し、同様に例えばボロンを拡散して
P4,P5層を形成する。ここで、P1 +層及びP2 +層はほぼ同
一位置に形成する。また、P2 -層はP2 -N2接合で構成され
るサイリスタ部カソード接合の逆耐圧を決めるものであ
つて１〜５Ω−cm程度の抵抗にされ、P5層及びP4層はゲ
ート電極Ｇ及びＫＤを低抵抗に接続するための拡散層で
ある。また、接合N1P2 +表面及びN1P3 +表面は夫々酸化膜
で保護されるが、必要に応じてこの凹部にシリコンゴム
やガラス等の保護膜を形成する。
第３図は本発明の他の実施例を示す。同図が第１図と異
なる部分は、サイリスタ部の中央部にゲート電流を増幅
するための小面積の増幅ゲート部AGを形成したことにあ
る。この場合、埋込ゲート層P2 ++はサイリスタ部1Aに対
向するP2 ++層とは分離してP22 ++が増幅ゲート部AGのN4
層に対向して形成される。また、サイリスタ部1Aの埋込
ゲート層P2 ++の外周部には幅広環状埋込層P2 ++が形成さ
れ、AG部カソードＫAGから導線６を通した該層P2 ++から
サイリスタ部1Aへの増幅ゲート電流が供給される。
なる部分は、サイリスタ部の中央部にゲート電流を増幅
するための小面積の増幅ゲート部AGを形成したことにあ
る。この場合、埋込ゲート層P2 ++はサイリスタ部1Aに対
向するP2 ++層とは分離してP22 ++が増幅ゲート部AGのN4
層に対向して形成される。また、サイリスタ部1Aの埋込
ゲート層P2 ++の外周部には幅広環状埋込層P2 ++が形成さ
れ、AG部カソードＫAGから導線６を通した該層P2 ++から
サイリスタ部1Aへの増幅ゲート電流が供給される。
エピタキシヤル成長層P2 -は、サイリスタ部周辺埋込ゲ
ート層を避けて形成するほかは第１図と同様にされる。
また、電極板４は導線６を通すために必要な孔が設けら
れる。
ート層を避けて形成するほかは第１図と同様にされる。
また、電極板４は導線６を通すために必要な孔が設けら
れる。
本実施例では、増幅ゲート部AGの内蔵により、サイリス
タ部のオフゲート電流をその周辺部から流すことにより
ターンオフ時の掃引抵抗が減り、また逆導通ダイオード
部2Aの電流容量がウエハ周辺で大面積になつて大きくと
れる。
タ部のオフゲート電流をその周辺部から流すことにより
ターンオフ時の掃引抵抗が減り、また逆導通ダイオード
部2Aの電流容量がウエハ周辺で大面積になつて大きくと
れる。
第４図は本発明の更に他の実施例を示し、第３図と異な
る部分は増幅ゲート部AGとダイオード部2Aを同じP3 +層
上に設けた点にある。即ち、サイリスタ部のP2 +層とは
別に設けたP3 +層上にゲート部AGとダイオード部2Aのた
めの埋込ゲート層P3 ++と、そのエピタキシヤル層P3 -上
にN4層とその外側にP4層，中心層にゲート用P5層を設
け、サイリスタ部1Aには埋込ゲート層P2 ++層に低抵抗接
続のためのP6層を設けその上の電極ＧＳと増幅ゲート部
AGのカソード電極ＫAGとを導線６で接続し、カソード電
極板４をダイオード部2Aまで渡り配置している。また、
エピタキシヤル層P2 -,P3 -形成時及びP2 +,P3 +層形成時の
酸化膜SiO2は残されて接合表面をプレーナ接合状態とし
ている。
る部分は増幅ゲート部AGとダイオード部2Aを同じP3 +層
上に設けた点にある。即ち、サイリスタ部のP2 +層とは
別に設けたP3 +層上にゲート部AGとダイオード部2Aのた
めの埋込ゲート層P3 ++と、そのエピタキシヤル層P3 -上
にN4層とその外側にP4層，中心層にゲート用P5層を設
け、サイリスタ部1Aには埋込ゲート層P2 ++層に低抵抗接
続のためのP6層を設けその上の電極ＧＳと増幅ゲート部
AGのカソード電極ＫAGとを導線６で接続し、カソード電
極板４をダイオード部2Aまで渡り配置している。また、
エピタキシヤル層P2 -,P3 -形成時及びP2 +,P3 +層形成時の
酸化膜SiO2は残されて接合表面をプレーナ接合状態とし
ている。
第３図のものでは、ゲート電極Ｇから注入したゲート点
弧電流がサイリスタ部1AのN2相側に分流して該ゲート点
弧電流が大きくなるのを防止するために、サイリスタ部
1Aと増幅ゲート部AGとの間のP2 -層抵抗を高くするため
に該P2 -層の幅を広くする必要があるのに対して、本構
造のものではP2 -層を通したゲート電流の分流がP2層とP
3層とで完全に分離しさらにサイリスタ部1Aと増幅ゲー
ト部AG間にダイオード部2Aを設けており、面積効率の良
い構造になる。
弧電流がサイリスタ部1AのN2相側に分流して該ゲート点
弧電流が大きくなるのを防止するために、サイリスタ部
1Aと増幅ゲート部AGとの間のP2 -層抵抗を高くするため
に該P2 -層の幅を広くする必要があるのに対して、本構
造のものではP2 -層を通したゲート電流の分流がP2層とP
3層とで完全に分離しさらにサイリスタ部1Aと増幅ゲー
ト部AG間にダイオード部2Aを設けており、面積効率の良
い構造になる。
発明の効果 本発明によれば、サイリスタ部とダイオード部とは独立
したエピタキシヤル成長層で選択分離させるため、従来
のエツチングによる堀込みが不要でしかも加圧電極板に
対する保護対策が確実，容易になる。また、プレーナ接
合状態を形成できN1P2接合部,N1P3接合部表面を確実に
保護できるし、カソード側電極板の圧接が確実，容易に
なり、さらにゲート・カソード間逆耐圧や掃引抵抗など
サイリスタ部への影響少ないダイオード部形成し得て該
サイリスタ部の形成を容易にする。
したエピタキシヤル成長層で選択分離させるため、従来
のエツチングによる堀込みが不要でしかも加圧電極板に
対する保護対策が確実，容易になる。また、プレーナ接
合状態を形成できN1P2接合部,N1P3接合部表面を確実に
保護できるし、カソード側電極板の圧接が確実，容易に
なり、さらにゲート・カソード間逆耐圧や掃引抵抗など
サイリスタ部への影響少ないダイオード部形成し得て該
サイリスタ部の形成を容易にする。
第１図は本発明の一実施例を示す半断面構造図、第２図
は第１図の要部製造工程を示す図、第３図及び第４図は
本発明の他の実施例を示す図、第５図は逆導通型GTOサ
イリスタの回路図、第６図は従来の逆導通型GTOサイリ
スタ構造図である。 １……GTOサイリスタ、２……逆導通用ダイオード、４
……カソード電極板、５……アノード電極板、６……導
線、1A……GTOサイリスタ部、2A……ダイオード部、AG
……増幅ゲート部、Ｇ……ゲート電極、Ｋ……カソード
電極、Ａ……アノード電極。
は第１図の要部製造工程を示す図、第３図及び第４図は
本発明の他の実施例を示す図、第５図は逆導通型GTOサ
イリスタの回路図、第６図は従来の逆導通型GTOサイリ
スタ構造図である。 １……GTOサイリスタ、２……逆導通用ダイオード、４
……カソード電極板、５……アノード電極板、６……導
線、1A……GTOサイリスタ部、2A……ダイオード部、AG
……増幅ゲート部、Ｇ……ゲート電極、Ｋ……カソード
電極、Ａ……アノード電極。
Claims (2)
- 【請求項１】P1N1P2N2層を有するサイリスタ部と、前記
N1層を共通ベース層としたP3N1層を有するダイオード部
とを逆並列に形成する逆導通型ゲートターンオフサイリ
スタにおいて、 前記サイリスタ部のP2層及び前記ダイオード部のP3層
は、 前記N1層面に比較的高い濃度にした不純物拡散で分離形
成したP2 +、P3 +層と、 前記P2 +層面にパターンに窓開けして高濃度の不純物拡
散で形成した埋め込みゲート層P2 ++と、 前記P2 ++層とP2 +層からなる層面及び前記P3 +層面にそれ
ぞれエピタキシャル成長で分離形成した低濃度のP2 -層
と、 前記N1P3 +とN1P2 +接合表面をプレーナ接合状態に形成す
る酸化膜と、を備えた構造を特徴とする逆導通型ゲート
ターンオフサイリスタ。 - 【請求項２】特許請求の範囲第１項において、前記エピ
タキシャル成長で分離形成するP2 -層の一方にP1N1P2N4
層の増幅ゲート部と前記ダイオード部を形成し、他方に
該増幅ゲート部の主電流をゲート電流とするサイリスタ
部を形成した構造を特徴とする逆導通型ゲートターンオ
フサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156987A JPH0665231B2 (ja) | 1984-07-27 | 1984-07-27 | 逆導通型ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156987A JPH0665231B2 (ja) | 1984-07-27 | 1984-07-27 | 逆導通型ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135559A JPS6135559A (ja) | 1986-02-20 |
| JPH0665231B2 true JPH0665231B2 (ja) | 1994-08-22 |
Family
ID=15639695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59156987A Expired - Lifetime JPH0665231B2 (ja) | 1984-07-27 | 1984-07-27 | 逆導通型ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665231B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141582A (en) * | 1978-04-26 | 1979-11-02 | Mitsubishi Electric Corp | Reverse conducting thyristor |
-
1984
- 1984-07-27 JP JP59156987A patent/JPH0665231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135559A (ja) | 1986-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5068700A (en) | Lateral conductivity modulated mosfet | |
| GB2137811A (en) | High power mosfet with direct connection from connection pads to underlying silicon | |
| JPS584814B2 (ja) | 半導体装置 | |
| US3978514A (en) | Diode-integrated high speed thyristor | |
| JPH0138381B2 (ja) | ||
| JPH0665231B2 (ja) | 逆導通型ゲ−トタ−ンオフサイリスタ | |
| US5393995A (en) | Semiconductor thyristor device with recess | |
| JPS6257250A (ja) | 半導体装置 | |
| JP6774529B2 (ja) | 半導体装置および半導体モジュール | |
| JPS584815B2 (ja) | 半導体装置の製造方法 | |
| JP2724204B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP2021002683A (ja) | 半導体装置および半導体モジュール | |
| JP3213507B2 (ja) | 半導体装置 | |
| JP4078895B2 (ja) | 半導体装置 | |
| JPH01262654A (ja) | 半導体装置 | |
| JPH0786567A (ja) | 半導体装置 | |
| JPH09181335A (ja) | 半導体装置 | |
| JPS6327865B2 (ja) | ||
| JP2515017B2 (ja) | サイリスタ | |
| JPS6050067B2 (ja) | 静電誘導形逆導通サイリスタ | |
| JPH01102969A (ja) | 化合物半導体素子 | |
| JPH0878431A (ja) | 炭化けい素たて型バイポーラトランジスタおよびその製造方法 | |
| JPS6146983B2 (ja) | ||
| JPS62136875A (ja) | 半導体装置 | |
| JPS621271A (ja) | ゲ−トタ−ンオフサイリスタ |