JPH0665231B2 - Reverse conduction type gate turn-off thyristor - Google Patents
Reverse conduction type gate turn-off thyristorInfo
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- JPH0665231B2 JPH0665231B2 JP59156987A JP15698784A JPH0665231B2 JP H0665231 B2 JPH0665231 B2 JP H0665231B2 JP 59156987 A JP59156987 A JP 59156987A JP 15698784 A JP15698784 A JP 15698784A JP H0665231 B2 JPH0665231 B2 JP H0665231B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は逆導通型ゲートターンオフ(GTO)サイリスタ
に関する。Description: FIELD OF THE INVENTION This invention relates to reverse conducting gate turn-off (GTO) thyristors.
従来の技術 一般に、GTOサイリスタは、第5図に示すように、GTOサ
イリスタ1のアノードとカソード間に逆並列にダイオー
ド2を接続した回路構成が多く採用される。この回路に
おいて、ダイオード2の接続線のインダクタンスは可能
な限り小さくすることが望まれ、GTOサイリスタ部とダ
イオード部を同じシリコン基板に集積構成した逆導通型
GTOサイリスタの製品化が要求されている。2. Description of the Related Art Generally, a GTO thyristor often employs a circuit configuration in which a diode 2 is connected in antiparallel between an anode and a cathode of a GTO thyristor 1 as shown in FIG. In this circuit, it is desirable that the inductance of the connecting line of the diode 2 be as small as possible, and the GTO thyristor part and the diode part are integrated on the same silicon substrate in the reverse conduction type.
Commercialization of GTO thyristors is required.
GTOサイリスタは、カソード・ゲート間を逆バイアスし
て主電流(負荷電流)をオフ状態に移行させるためにカ
ソード接合(P2N2接合)の逆耐圧が必要であり、この耐
圧が高いほどGTOサイリスタのターンオフ機能が向上す
る。しかし、従来の逆導通サイリスタ構造ではカソード
接合が短絡状態となり、逆導通GTOサイリスタの構成に
は問題がある。The GTO thyristor requires reverse breakdown voltage of the cathode junction (P 2 N 2 junction) in order to shift the main current (load current) to the off state by reverse biasing between the cathode and gate. The higher this breakdown voltage, the higher the GTO thyristor. The turn-off function of the thyristor is improved. However, in the conventional reverse conducting thyristor structure, the cathode junction is short-circuited, and there is a problem in the configuration of the reverse conducting GTO thyristor.
そこで、従来から同じシリコン基板にサイリスタ部とダ
イオード部とを形成するのにゲート埋込構造のものでサ
イリスタ部とダイオード部とを分離する層を形成するも
の(例えば実開昭57-108354号公報)、あるいは第6図
に示すような構造のもの(例えば特開昭58-128766号公
報)がある。Therefore, conventionally, a thyristor section and a diode section are formed on the same silicon substrate, but a gate embedded structure is used to form a layer for separating the thyristor section and the diode section (for example, Japanese Utility Model Laid-Open No. 57-108354). ) Or a structure as shown in FIG. 6 (for example, Japanese Patent Laid-Open No. 58-128766).
第6図において、P1N1P2N2部がGTOサイリスタ部であ
り、分離領域を介して形成されるP3N1N3部がダイオード
部であり、分割N2層とP3層が同一電極で接続されてカソ
ード電極Kとされ、P1層とN3層が同一電極で接続されて
アノード電極Aとされ、分割P2層電極がゲート電極Gと
される。この構成と同様のものとしては特開昭58-73159
号公報,特開昭59-21063号公報のものがある。In FIG. 6, the P 1 N 1 P 2 N 2 part is the GTO thyristor part, the P 3 N 1 N 3 part formed via the isolation region is the diode part, and the divided N 2 layer and P 3 layer Are connected by the same electrode to form a cathode electrode K, the P 1 layer and the N 3 layer are connected by the same electrode to form an anode electrode A, and the divided P 2 layer electrode forms a gate electrode G. Japanese Patent Application Laid-Open No. 58-73159 has the same structure as this.
JP-A-59-21063 and JP-A-59-21063.
発明が解決しようとする問題点 従来のサイリスタ部とダイオード部とを分離する層を有
しかつゲート埋込構造としたものはカソード接合の逆耐
圧を高めながらダイオード部による短絡を分離層で切離
すが、素子製造が難しくなる問題があった。Problems to be Solved by the Invention A conventional structure having a layer for separating the thyristor part and the diode part and having a gate-embedded structure separates a short circuit due to the diode part with the separation layer while increasing the reverse breakdown voltage of the cathode junction. However, there is a problem that the element manufacturing becomes difficult.
一方、第6図構成のものは全て拡散法により形成できる
点に製法の容易さがあるが、逆導通型GTOサイリスタ素
子としての順方向阻止耐圧はN1P2接合の接合表面3によ
つて決まり、P2層の表面濃度を低くする必要がある。こ
のため、ゲート層P2の横方向抵抗を高めることになつて
ゲート電流を流しにくくなるし、最高濃度の選定を難し
くし、現在も実験室レベルの開発程度に留まり製品化さ
れていない状態にある。On the other hand, all of the structures shown in FIG. 6 are easy to manufacture in that they can be formed by the diffusion method, but the forward blocking voltage as a reverse conducting GTO thyristor element depends on the junction surface 3 of the N 1 P 2 junction. It is necessary to lower the surface concentration of the P 2 layer. For this reason, increasing the lateral resistance of the gate layer P 2 makes it difficult for the gate current to flow, making it difficult to select the highest concentration, and it is still in the state of laboratory level development and is not commercialized. is there.
また、第6図構成の別の問題として、電流容量の大きい
素子を構成するのにその放熱効率を高めるようN2及びP3
層表面に夫々共通の電極を圧接する構造が採用される
が、N1P2接合表面3がN2,P3と同一表面にあるため電極
圧接時の接合表面の保護に問題がある。なお、小電流素
子ではアルミボンデイング線でN2,P3の各層を渡り配線
している。In addition, as another problem of the structure shown in FIG. 6, N 2 and P 3 should be used to increase the heat dissipation efficiency in constructing an element having a large current capacity.
A structure in which a common electrode is pressed against the surface of each layer is adopted, but since the N 1 P 2 bonding surface 3 is on the same surface as N 2 and P 3 , there is a problem in protecting the bonding surface during electrode pressing. In the small-current element, aluminum bonding wires are used to connect N 2 and P 3 layers.
問題点を解決するための手段と作用 本発明はサイリスタ部とダイオード部とを夫々独立した
エピタキシヤル成長層にしてしかもプレーナ接合状態を
持つ構造に形成し、さらにダイオード部に増幅ゲート部
を形成する構造とし、サイリスタ部とダイオード部の接
合分離を確実,容易にする。Means and Actions for Solving Problems According to the present invention, the thyristor portion and the diode portion are formed as independent epitaxial growth layers and formed into a structure having a planar junction state, and further, an amplification gate portion is formed in the diode portion. The structure is used to ensure and facilitate the separation of the junction between the thyristor part and the diode part.
実施例 第1図は本発明の一実施例を示す半断面構造図である。
GTOサイリスタ部1Aは基板中央部に形成され、ダイオー
ド部2Aは基板周辺部に環状に形成される。両部はN1層を
共通ベース層として、サイリスタ部1AはP1 +,N1,P2,N2層
及びP2層に埋込ゲート層P2 ++を有し、ゲート電極Gが基
板中心部でエピタキシヤル成長層P2 -に形成したP5層上
に形成され、カソード電極Kがゲート電極G周辺に環状
にしてN2層上に形成され、電極G,Kの境界部分には該両
電極及びN2層とP5層領域形成時の酸化膜SiO2が残され
る。埋込ゲート層P2 ++はカソードN2層に対向する部分で
は放射状や格子状のパターンで主電流路が確保され、ゲ
ートP5層に対する部分は全面に形成されて主電流路をし
や断する。Embodiment FIG. 1 is a half sectional structural view showing an embodiment of the present invention.
The GTO thyristor part 1A is formed in the central part of the substrate, and the diode part 2A is formed in an annular shape in the peripheral part of the substrate. Both parts have the N 1 layer as a common base layer, and the thyristor part 1A has the buried gate layer P 2 ++ in the P 1 + , N 1 , P 2 , N 2 layers and the P 2 layer, and the gate electrode G is It is formed on the P 5 layer formed in the epitaxially grown layer P 2 − at the center of the substrate, and the cathode electrode K is formed on the N 2 layer in a ring shape around the gate electrode G, at the boundary between the electrodes G and K. The oxide film SiO 2 at the time of forming both the electrodes and the N 2 layer and the P 5 layer region is left. In the buried gate layer P 2 ++ , the main current path is secured in a radial or lattice pattern in the portion facing the cathode N 2 layer, and the portion for the gate P 5 layer is formed over the entire surface to form the main current path. Refuse.
ダイオード部2AはN1,P3 +層を有し、P3 +層上のエピタキ
シヤル成長層P2 -に形成されたP4層上にカソード電極K
Dが形成される。そして、P3 +層,P2 +層形成時及びエピ
タキシヤル層P2 -の形成時の酸化膜SiO2がN1P3 +,N1P2 +接
合表面に残されたプレーナ接合状態にされる。電極KD
とKには放熱板も兼ねた環状のカソード電極板4が圧接
され、同様にサイリスタ部とダイオード部に共通のアノ
ード電極Aにはアノード電極板5が圧接される。The diode portion 2A has N 1 and P 3 + layers, and the cathode electrode K is formed on the P 4 layer formed on the epitaxially grown layer P 2 − on the P 3 + layer.
D is formed. Then, when the P 3 + layer, P 2 + layer is formed and the epitaxial layer P 2 - is formed, the oxide film SiO 2 is left on the N 1 P 3 + , N 1 P 2 + junction surface to form a planar junction state. To be done. Electrode K D
A ring-shaped cathode electrode plate 4 which also serves as a heat sink is pressed against and K, and similarly, an anode electrode plate 5 is pressed against an anode electrode A common to the thyristor portion and the diode portion.
このような構造における特徴は、順耐圧が決まるN1P2 +
接合及びN1部P3 +接合形成時の表面不純物濃度を低く抑
え、しかも両接合表面部を除いて他の面に選択的にエピ
タキシヤル成長層P2 -を形成し、このエピタキシヤル成
長層に必要な他の接合を形成することにある。また、電
極板4,5間に電圧印加した状態では接合N1P2 +とN1P3 +が
夫々プレーナ接合状態で独立して順方向電圧を阻止し、
その耐圧はダイオード部酸化膜SiO2のシリコン界面の状
態によつて影響されるが電極板4と機械的に分離して該
電極板4の圧接接続による悪影響を無くしている。The characteristic of this structure is that N 1 P 2 +
Bonding and N 1 part P 3 + suppressing surface impurity concentration at the time of bonding low and with the exception of the joining surface portion selectively epitaxial growth layer P 2 on the other side - to form, the epitaxial growth layer To form the other joints needed. Further, when voltage is applied between the electrode plates 4 and 5, the junctions N 1 P 2 + and N 1 P 3 + each independently block the forward voltage in the planar junction state,
The breakdown voltage is influenced by the state of the silicon interface of the diode portion oxide film SiO 2 , but is mechanically separated from the electrode plate 4 to eliminate the adverse effect of the pressure contact connection of the electrode plate 4.
第1図の構造の要部製造法を第2図で説明する。第2図
(a)に示すように、N形シリコンウエハーに酸化膜SiO2
を形成後ホトエツチングでP1 +,P2 +,P3 +層のパターンに
窓明けし、この部分に例えばボロンを選択拡散してP1 +
層,P2 +層,P3 +層を一括形成する。次に、再度全面に酸化
膜SiO2を形成し、第2図(b)に示すように、酸化膜SiO2
に埋込ゲート層P2 ++のパターンに窓明けして例えばボロ
ンを高濃度に拡散してP2 ++層を形成する。更に再度酸化
膜を形成,窓明けして第2図(c)に示すようにP3 +層,P2 +
層,P2 ++層上にエピタキシヤル層P2 -を形成する。この
後、再度酸化膜を用いて選択的に例えばリンを拡散して
N3層及びN2層を形成し、同様に例えばボロンを拡散して
P4,P5層を形成する。ここで、P1 +層及びP2 +層はほぼ同
一位置に形成する。また、P2 -層はP2 -N2接合で構成され
るサイリスタ部カソード接合の逆耐圧を決めるものであ
つて1〜5Ω−cm程度の抵抗にされ、P5層及びP4層はゲ
ート電極G及びKDを低抵抗に接続するための拡散層で
ある。また、接合N1P2 +表面及びN1P3 +表面は夫々酸化膜
で保護されるが、必要に応じてこの凹部にシリコンゴム
やガラス等の保護膜を形成する。A method of manufacturing a main part of the structure shown in FIG. 1 will be described with reference to FIG. Fig. 2
As shown in (a), an oxide film SiO 2 is formed on the N-type silicon wafer.
After the formation of P, a window is opened in the P 1 + , P 2 + , P 3 + layer pattern by photoetching, and boron is selectively diffused in this portion, for example, P 1 +
The layer, P 2 + layer, and P 3 + layer are collectively formed. Next, an oxide film SiO 2 again entirely, as shown in FIG. 2 (b), oxide film SiO 2
Then, a window is opened in the pattern of the buried gate layer P 2 ++ and, for example, boron is diffused at a high concentration to form a P 2 ++ layer. An oxide film is formed again, the window is opened, and the P 3 + layer and P 2 + layer are opened as shown in Fig. 2 (c).
The epitaxial layer P 2 − is formed on the P 2 ++ layer. After that, phosphorus is selectively diffused again using the oxide film.
Form N 3 layer and N 2 layer, and similarly diffuse boron, for example.
Form P 4 and P 5 layers. Here, the P 1 + layer and the P 2 + layer are formed at substantially the same position. Further, P 2 - layer P 2 - N 2 shall apply those to determine the reverse breakdown voltage of the configured thyristor cathode bonded by bonding is the resistance of about 1~5Ω-cm, P 5 layers and P 4 layers gate a diffusion layer for connecting the electrode G and K D to a low resistance. Further, the bonding N 1 P 2 + surface and the N 1 P 3 + surface are each protected by an oxide film, and a protective film such as silicon rubber or glass is formed in this concave portion if necessary.
第3図は本発明の他の実施例を示す。同図が第1図と異
なる部分は、サイリスタ部の中央部にゲート電流を増幅
するための小面積の増幅ゲート部AGを形成したことにあ
る。この場合、埋込ゲート層P2 ++はサイリスタ部1Aに対
向するP2 ++層とは分離してP22 ++が増幅ゲート部AGのN4
層に対向して形成される。また、サイリスタ部1Aの埋込
ゲート層P2 ++の外周部には幅広環状埋込層P2 ++が形成さ
れ、AG部カソードKAGから導線6を通した該層P2 ++から
サイリスタ部1Aへの増幅ゲート電流が供給される。FIG. 3 shows another embodiment of the present invention. The difference between FIG. 1 and FIG. 1 is that a small area amplification gate section AG for amplifying a gate current is formed in the central portion of the thyristor section. In this case, the buried gate layer P 2 ++ is separated from the P 2 ++ layer facing the thyristor portion 1A, and P 22 ++ is N 4 of the amplification gate portion AG.
Formed opposite the layer. Further, the outer peripheral portion of the buried gate layer P 2 ++ thyristor unit 1A wide annular buried layer P 2 ++ is formed from the layer P 2 ++ through the wire 6 from the AG portion cathode K AG An amplification gate current is supplied to the thyristor unit 1A.
エピタキシヤル成長層P2 -は、サイリスタ部周辺埋込ゲ
ート層を避けて形成するほかは第1図と同様にされる。
また、電極板4は導線6を通すために必要な孔が設けら
れる。The epitaxial growth layer P 2 − is formed in the same manner as in FIG. 1 except that it is formed avoiding the buried gate layer around the thyristor portion.
Further, the electrode plate 4 is provided with holes necessary for passing the conducting wire 6.
本実施例では、増幅ゲート部AGの内蔵により、サイリス
タ部のオフゲート電流をその周辺部から流すことにより
ターンオフ時の掃引抵抗が減り、また逆導通ダイオード
部2Aの電流容量がウエハ周辺で大面積になつて大きくと
れる。In the present embodiment, the built-in amplification gate section AG reduces the sweep resistance at turn-off by causing the off-gate current of the thyristor section to flow from the peripheral section, and the reverse conducting diode section 2A has a large current capacity around the wafer. It can be taken big.
第4図は本発明の更に他の実施例を示し、第3図と異な
る部分は増幅ゲート部AGとダイオード部2Aを同じP3 +層
上に設けた点にある。即ち、サイリスタ部のP2 +層とは
別に設けたP3 +層上にゲート部AGとダイオード部2Aのた
めの埋込ゲート層P3 ++と、そのエピタキシヤル層P3 -上
にN4層とその外側にP4層,中心層にゲート用P5層を設
け、サイリスタ部1Aには埋込ゲート層P2 ++層に低抵抗接
続のためのP6層を設けその上の電極GSと増幅ゲート部
AGのカソード電極KAGとを導線6で接続し、カソード電
極板4をダイオード部2Aまで渡り配置している。また、
エピタキシヤル層P2 -,P3 -形成時及びP2 +,P3 +層形成時の
酸化膜SiO2は残されて接合表面をプレーナ接合状態とし
ている。FIG. 4 shows still another embodiment of the present invention. The difference from FIG. 3 is that the amplification gate section AG and the diode section 2A are provided on the same P 3 + layer. That, and the buried gate layer P 3 ++ for the gate portion AG and the diode portion 2A to P 3 + layer on which is provided separately from the P 2 + layer of the thyristor unit, the epitaxial layer P 3 - on the N 4 layers, P 4 layer on the outside of the layer, P 5 layer for the gate on the center layer, and P 6 layer for low resistance connection on the buried gate layer P 2 ++ layer in the thyristor part 1A Electrode G S and amplification gate section
The cathode electrode K AG of the AG is connected by a conductive wire 6, and the cathode electrode plate 4 is arranged across the diode portion 2A. Also,
The oxide film SiO 2 is left during the formation of the epitaxial layers P 2 − , P 3 − and during the formation of the P 2 + , P 3 + layers, and the bonding surface is in a planar bonding state.
第3図のものでは、ゲート電極Gから注入したゲート点
弧電流がサイリスタ部1AのN2相側に分流して該ゲート点
弧電流が大きくなるのを防止するために、サイリスタ部
1Aと増幅ゲート部AGとの間のP2 -層抵抗を高くするため
に該P2 -層の幅を広くする必要があるのに対して、本構
造のものではP2 -層を通したゲート電流の分流がP2層とP
3層とで完全に分離しさらにサイリスタ部1Aと増幅ゲー
ト部AG間にダイオード部2Aを設けており、面積効率の良
い構造になる。In FIG. 3, in order to prevent the gate firing current injected from the gate electrode G from being shunted to the N 2 phase side of the thyristor portion 1A and increasing the gate firing current, the thyristor portion is prevented.
P 2 between the 1A and the amplifying gate section AG - whereas it is necessary to increase the width of the layer, than those of the present structure P 2 - - The P 2 in order to increase the sheet resistance through the layer diverted P 2 layer and P of the gate current
It is completely separated into three layers, and the diode section 2A is provided between the thyristor section 1A and the amplification gate section AG, resulting in a structure with good area efficiency.
発明の効果 本発明によれば、サイリスタ部とダイオード部とは独立
したエピタキシヤル成長層で選択分離させるため、従来
のエツチングによる堀込みが不要でしかも加圧電極板に
対する保護対策が確実,容易になる。また、プレーナ接
合状態を形成できN1P2接合部,N1P3接合部表面を確実に
保護できるし、カソード側電極板の圧接が確実,容易に
なり、さらにゲート・カソード間逆耐圧や掃引抵抗など
サイリスタ部への影響少ないダイオード部形成し得て該
サイリスタ部の形成を容易にする。EFFECTS OF THE INVENTION According to the present invention, the thyristor portion and the diode portion are selectively separated by the independent epitaxial growth layer, so that the conventional etching does not require digging, and the protective measure against the pressure electrode plate is sure and easy. Become. In addition, a planar junction can be formed and the surfaces of the N 1 P 2 junction and N 1 P 3 junction can be reliably protected, and the pressure contact of the cathode side electrode plate can be ensured and facilitated. It is possible to form a diode portion that has less influence on the thyristor portion such as a sweep resistance and facilitate the formation of the thyristor portion.
第1図は本発明の一実施例を示す半断面構造図、第2図
は第1図の要部製造工程を示す図、第3図及び第4図は
本発明の他の実施例を示す図、第5図は逆導通型GTOサ
イリスタの回路図、第6図は従来の逆導通型GTOサイリ
スタ構造図である。 1……GTOサイリスタ、2……逆導通用ダイオード、4
……カソード電極板、5……アノード電極板、6……導
線、1A……GTOサイリスタ部、2A……ダイオード部、AG
……増幅ゲート部、G……ゲート電極、K……カソード
電極、A……アノード電極。FIG. 1 is a half sectional structural view showing an embodiment of the present invention, FIG. 2 is a view showing a manufacturing process of a main part of FIG. 1, and FIGS. 3 and 4 are other embodiments of the present invention. FIG. 5 is a circuit diagram of a reverse conducting GTO thyristor, and FIG. 6 is a conventional reverse conducting GTO thyristor structure diagram. 1 ... GTO thyristor, 2 ... reverse conduction diode, 4
...... Cathode electrode plate, 5 …… Anode electrode plate, 6 …… Lead wire, 1A …… GTO thyristor part, 2A …… Diode part, AG
...... Amplification gate part, G ・ ・ ・ Gate electrode, K ・ ・ ・ Cathode electrode, A ・ ・ ・ Anode electrode.
Claims (2)
N1層を共通ベース層としたP3N1層を有するダイオード部
とを逆並列に形成する逆導通型ゲートターンオフサイリ
スタにおいて、 前記サイリスタ部のP2層及び前記ダイオード部のP3層
は、 前記N1層面に比較的高い濃度にした不純物拡散で分離形
成したP2 +、P3 +層と、 前記P2 +層面にパターンに窓開けして高濃度の不純物拡
散で形成した埋め込みゲート層P2 ++と、 前記P2 ++層とP2 +層からなる層面及び前記P3 +層面にそれ
ぞれエピタキシャル成長で分離形成した低濃度のP2 -層
と、 前記N1P3 +とN1P2 +接合表面をプレーナ接合状態に形成す
る酸化膜と、を備えた構造を特徴とする逆導通型ゲート
ターンオフサイリスタ。1. A thyristor portion having a P 1 N 1 P 2 N 2 layer, and
In a reverse conduction type gate turn-off thyristor which forms a diode section having a P 3 N 1 layer with the N 1 layer as a common base layer in antiparallel, the P 2 layer of the thyristor section and the P 3 layer of the diode section are P 2 + and P 3 + layers separated and formed on the surface of the N 1 layer by a relatively high concentration impurity diffusion, and a buried gate layer formed by high-concentration impurity diffusion by opening a window on the P 2 + layer surface in a pattern P 2 ++ and the P 2 ++ layer and P 2 + a layer plane of the layer and the P 3 + respectively to the layer plane and separated epitaxially growing low concentration P 2 - layer and the N 1 P 3 + and N A reverse conduction type gate turn-off thyristor characterized by a structure having an oxide film for forming a 1 P 2 + junction surface in a planar junction state.
タキシャル成長で分離形成するP2 -層の一方にP1N1P2N4
層の増幅ゲート部と前記ダイオード部を形成し、他方に
該増幅ゲート部の主電流をゲート電流とするサイリスタ
部を形成した構造を特徴とする逆導通型ゲートターンオ
フサイリスタ。2. A first term claims, P 2 separated formed by the epitaxial growth - P 1 N 1 P 2 N 4 in one of the layers
A reverse conduction type gate turn-off thyristor having a structure in which an amplification gate part of a layer and the diode part are formed and a thyristor part having a main current of the amplification gate part as a gate current is formed on the other side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156987A JPH0665231B2 (en) | 1984-07-27 | 1984-07-27 | Reverse conduction type gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156987A JPH0665231B2 (en) | 1984-07-27 | 1984-07-27 | Reverse conduction type gate turn-off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135559A JPS6135559A (en) | 1986-02-20 |
| JPH0665231B2 true JPH0665231B2 (en) | 1994-08-22 |
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Family Applications (1)
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| JP59156987A Expired - Lifetime JPH0665231B2 (en) | 1984-07-27 | 1984-07-27 | Reverse conduction type gate turn-off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665231B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141582A (en) * | 1978-04-26 | 1979-11-02 | Mitsubishi Electric Corp | Reverse conducting thyristor |
-
1984
- 1984-07-27 JP JP59156987A patent/JPH0665231B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135559A (en) | 1986-02-20 |
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