JPH0666338B2 - Heterojunction field effect transistor - Google Patents
Heterojunction field effect transistorInfo
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- JPH0666338B2 JPH0666338B2 JP60031254A JP3125485A JPH0666338B2 JP H0666338 B2 JPH0666338 B2 JP H0666338B2 JP 60031254 A JP60031254 A JP 60031254A JP 3125485 A JP3125485 A JP 3125485A JP H0666338 B2 JPH0666338 B2 JP H0666338B2
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- effect transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ヘテロ接合型電界効果トランジスタに関す
る。TECHNICAL FIELD The present invention relates to a heterojunction field effect transistor.
［従来の技術］ ヘテロ接合型電界効果トランジスタとして、従来、第６
図を伴なって次に述べる構成を有するものが提案されて
いる。[Prior Art] As a heterojunction field effect transistor, the sixth conventional
A device having the configuration described below with reference to the drawings has been proposed.
すなわち、例えばＧａＡｓでなる半絶縁性半導体基板１
上に、ｐ型不純物及びｎ型不純物のいずれもドープされ
ていない（ｐ型不純物及びｎ型不純物のいずれも積極的
ドープされることなしに形成されている）、または例え
ば１０１５ａｔｏｍ／cm3以下というような十分低いｐ
型またはｎ型不純物濃度を有する。例えばＧａＡｓでな
る半導体層２と、その半導体層２に比し小さな電子親和
力を有する、例えばＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり且つｎ型不純物を比較的多量に導入している
ｎ型の半導体層３とが、それら間にヘテロ接合を形成す
るように、それらの順に積層されている積層体４が形成
されている。That is, for example, a semi-insulating semiconductor substrate 1 made of GaAs
On top of that, neither p-type impurities nor n-type impurities are doped (formed without either p-type impurities or n-type impurities being actively doped), or for example 10 15 atom / cm 3 A sufficiently low p such as
Type or n-type impurity concentration. For example, the semiconductor layer 2 made of GaAs, and having a smaller electron affinity than the semiconductor layer 2, for example, Al x Ga 1-x As (0 <x <
1) and the n-type semiconductor layer 3 into which a relatively large amount of n-type impurities are introduced forms a heterojunction between them to form a laminated body 4 in that order. ing.
しかして、積層体４の半導体層３上に、電極５が、半導
体層３との間でショットキ接合８を形成するように、ス
トライプ状に、局部的に、形成されている。Then, the electrodes 5 are locally formed in stripes on the semiconductor layer 3 of the stacked body 4 so as to form the Schottky junction 8 with the semiconductor layer 3.
また、積層体４の半導体層３上に、電極５を幅方向に挟
んだ両位置において、電極６及び７が、半導体層３との
間でオーミック接触するように、電極５と並置して、形
成されている。On the semiconductor layer 3 of the stacked body 4, the electrodes 6 and 7 are juxtaposed with the electrode 5 so that the electrodes 6 and 7 make ohmic contact with the semiconductor layer 3 at both positions sandwiching the electrode 5 in the width direction. Has been formed.
よって、半導体層２をｎチャンネル形成用層とし、ま
た、電極６、７及び５をそれぞれソース電極、ドレイン
電極及びゲート電極としているヘテロ接合型ｎチャンネ
ル電界効果型トランジスタが構成されている。Therefore, a heterojunction n-channel field effect transistor in which the semiconductor layer 2 serves as an n-channel forming layer and the electrodes 6, 7 and 5 serve as a source electrode, a drain electrode and a gate electrode, respectively, is formed.
以上が、従来提案されているヘテロ接合型電界効果トラ
ンジスタの一例の構成である。The above is the configuration of an example of a conventionally proposed heterojunction field effect transistor.
このような構成を有するヘテロ接合型電界効果トランジ
スタによれば、ソース電極としての電極６と、ゲート電
極としての電極５との間に、制御電圧が所定の値（閾値
電圧）未満の値で印加されている状態では、半導体層２
及び３間の界面に形成されているポテンシャルの井戸の
底が、第７図Ａに示すように、半導体層２のフェルミレ
ベルよりも高いエネルギを有しているため、ｎチャンネ
ル形成用層としての半導体層２の半導体層３側に、２次
元電子ガス形成層としてのｎチャンネル層９は形成され
ておらず、よって、ソース電極としての電極６と、ドレ
イン電極としての電極７との間は、オフの状態である。According to the heterojunction field effect transistor having such a configuration, the control voltage is applied between the electrode 6 as the source electrode and the electrode 5 as the gate electrode at a value less than a predetermined value (threshold voltage). The semiconductor layer 2
As shown in FIG. 7A, the bottom of the potential well formed at the interface between the and 3 has an energy higher than the Fermi level of the semiconductor layer 2, so that it is used as an n-channel forming layer. The n-channel layer 9 as the two-dimensional electron gas forming layer is not formed on the semiconductor layer 3 side of the semiconductor layer 2, and therefore, between the electrode 6 as the source electrode and the electrode 7 as the drain electrode, It is off.
しかしながら、このような状態から、ソース電極として
の電極６と、ゲート電極としての電極５との間に、制御
電圧を上述した閾値電圧以上の値で印加させれば、半導
体層２及び３間の界面に形成されているポテンシャルの
井戸の底が、第７図Ｂに示すように、半導体層２のフェ
ルミレベルよりも低いエネルギを有することになるた
め、半導体層２の半導体層３側に電子が蓄積する機構
で、半導体層２の半導体層３側にｎチャンネル層９が形
成され、よって、ソース電極としての電極６と、ドレイ
ン電極としての電極７との間が、オン状態になる。However, from such a state, if a control voltage is applied between the electrode 6 serving as the source electrode and the electrode 5 serving as the gate electrode at a value equal to or higher than the above-mentioned threshold voltage, the semiconductor layers 2 and 3 are separated from each other. Since the bottom of the potential well formed at the interface has energy lower than the Fermi level of the semiconductor layer 2 as shown in FIG. 7B, electrons are emitted to the semiconductor layer 3 side of the semiconductor layer 2. Due to the accumulation mechanism, the n-channel layer 9 is formed on the semiconductor layer 3 side of the semiconductor layer 2, so that the electrode 6 as the source electrode and the electrode 7 as the drain electrode are turned on.
また、そのオン状態において、制御電圧の値を制御すれ
ば、これに応じてｎチャンネル形成用層９に蓄積される
電子の量が制御される。Further, when the control voltage value is controlled in the ON state, the amount of electrons accumulated in the n-channel forming layer 9 is controlled accordingly.
このため、ソース電極としての電極６と、ドレイン電極
としての電極７との間に、負荷（図示せず）を通じて、
所要の電源を接続した状態で、ソース電極としての電極
６と、ゲート電極としての電極５との間に制御電圧を印
加させることによって、その制御電圧の値に応じて制御
された電流を、負荷に供給することができる、というｎ
チャンネル電界効果型トランジスタとしての機能が得ら
れる。Therefore, a load (not shown) is passed between the electrode 6 serving as the source electrode and the electrode 7 serving as the drain electrode,
By applying a control voltage between the electrode 6 serving as a source electrode and the electrode 5 serving as a gate electrode in a state where a required power source is connected, a current controlled according to the value of the control voltage is applied to the load. Can be supplied to
A function as a channel field effect transistor can be obtained.
また、従来、第８図を伴なって次に述べる構成を有する
ヘテロ接合型電界効果トランジスタも提案されている。Further, conventionally, a heterojunction field effect transistor having the configuration described below with reference to FIG. 8 has also been proposed.
すなわち、第６図で上述したと同様の半絶縁性基板１上
に、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または１０１５atom／cm3以下というような十
分低いｐ型またはｎ型不純物濃度を有する、例えばＧａ
Ａｓでなる第１の半導体層２１と、ｐ型不純物及びｎ型
不純物のいずれもドープされていない、または同様に１
０１５atom／cm3以下というような十分低いｐ型または
ｎ型不純物濃度を有し且つ第１の半導体層２１に比し小
さな電子親和力を有する、例えばＡｌｘＧａ１−ｘＡｓ
（０＜ｘ＜１）でなる第２の半導体層２２とが、それら
の順に積層されている積層体２０が、例えば分子線エピ
タキシャル法によって形成されている。That is, on a semi-insulating substrate 1 similar to that described above with reference to FIG. 6, neither p-type impurities nor n-type impurities are doped, or a sufficiently low p-type impurity of 10 15 atom / cm 3 or less or having an n-type impurity concentration, for example, Ga
The first semiconductor layer 21 made of As is not doped with either p-type impurities or n-type impurities, or similarly 1
Having a sufficiently low p-type or n-type impurity concentration of 0 15 atom / cm 3 or less and having a smaller electron affinity than the first semiconductor layer 21, for example, Al x Ga 1-x As.
The second semiconductor layer 22 of (0 <x <1) and the stacked body 20 stacked in this order are formed by, for example, the molecular beam epitaxial method.
しかして、その積層体２０上に、第１及び第２の半導体
層２１及び２２に比し高いｎ型不純物濃度を有するとと
もに、少なくとも半導体層２２側とは反対側が空乏層化
していない厚さを有し、且つ第１の半導体層２１と等し
い電子親和力を有する、ＧａＡｓでなる第４の半導体層
２４が、第４の半導体層２４になる半導体層を例えば分
子線エピタキシャル法によって形成し、次にその半導体
層に対するエッチング処理を施すことによって、半導体
層２２に接して、ストライプ状に、局部的に、形成され
ている。Therefore, a thickness of the stacked body 20 which has a higher n-type impurity concentration than the first and second semiconductor layers 21 and 22 and is not depleted at least on the side opposite to the semiconductor layer 22 side. The fourth semiconductor layer 24 made of GaAs and having the same electron affinity as that of the first semiconductor layer 21 is formed by, for example, the molecular beam epitaxial method, and then the semiconductor layer that becomes the fourth semiconductor layer 24 is formed. By etching the semiconductor layer, the semiconductor layer 22 is locally formed in a stripe shape in contact with the semiconductor layer 22.
また、積層体２０に、第４の半導体層２４を幅方向に挟
んだ両位置において、第１及び第２の半導体層２１及び
２２に比し高いｎ型不純物濃度を有する第１及び第２の
半導体領域３１及び３２が、積層体２０の半絶縁性半導
体基板１側とは反対側の表面側から、少くとも第１の半
導体層２１内に達する深さに、局部的に、ｎ型不純物イ
オンの打込によって形成されている。この場合、第１及
び第２の半導体領域３１及び３２は、その内側端が第４
の半導体層２４の外側端に対応する位置またはその近傍
まで延長している。Further, in the stacked body 20, the first and second semiconductor layers 24 having the n-type impurity concentration higher than those of the first and second semiconductor layers 21 and 22 at both positions sandwiching the fourth semiconductor layer 24 in the width direction. The semiconductor regions 31 and 32 are locally, from the surface side of the stacked body 20 opposite to the semi-insulating semiconductor substrate 1 side, at least to a depth reaching the first semiconductor layer 21 and locally n-type impurity ions. It is formed by driving. In this case, the inner edges of the first and second semiconductor regions 31 and 32 are the fourth
To a position corresponding to the outer end of the semiconductor layer 24 or its vicinity.
さらに、第１及び第２の半導体領域３１及び３２上に第
１及び第２の電極４１及び４２がそれぞれオーミックに
付され、また、第４の半導体層２４上に第３の電極４３
がオーミックに付されている。Further, the first and second electrodes 41 and 42 are ohmic-applied to the first and second semiconductor regions 31 and 32, respectively, and the third electrode 43 is provided on the fourth semiconductor layer 24.
Is attached to the ohmic.
よって、第１及び第２の半導体領域３１及び３２をそれ
ぞれソース領域及びドレイン領域とし、積層体２０の第
１の半導体層２１の第１及び第２の半導体領域３１及び
３２間の領域をｎチャンネル形成用層とし、第１、第２
及び第３の電極４１，４２及び４３をそれぞれソース電
極、ドレイン電極及びゲート電極としているｎチャンネ
ル電界効果型トランジスタが構成されている。Therefore, the first and second semiconductor regions 31 and 32 are used as a source region and a drain region, respectively, and the region between the first and second semiconductor regions 31 and 32 of the first semiconductor layer 21 of the stacked body 20 is an n-channel region. First and second as forming layers
An n-channel field effect transistor using the third electrodes 41, 42 and 43 as a source electrode, a drain electrode and a gate electrode, respectively.
以上が、従来提案されているヘテロ接合型電界効果トラ
ンジスタの他の例の構成である。The above is the configuration of another example of the conventionally proposed heterojunction field effect transistor.
このような構成を有するヘテロ接合型電界効果トランジ
スタによれば、ソース電極としての第１の電極４１と、
ゲート電極としての第３の電極４３との間に、制御電圧
が所定の値（閾値電圧）未満の値で印加されている状態
では、積層体２０を構成している第２の半導体層２２
と、第１の半導体層２１の、ｎチャンネル形成用層とし
ての、ソース領域としての第１の半導体領域３１とドレ
イン領域としての第２の半導体領域３２との間の領域と
の間の界面に形成されているポテンシャルの井戸の底
が、第９図Ａに示すように、第１の半導体層２１のフェ
ルミレベルより僅かに高いレベルにあるため、第１の半
導体層２１の、ｎチャンネル形成用層としての、第１及
び第２の半導体領域３１及び３２間の領域の第２の半導
体層２２側に、２次元電子ガス形成層としてのｎチャン
ネル層５１は形成されていず、よって、ソース電極とし
ての第１の電極４１と、ドレイン電極としての第２の電
極４２との間がオフの状態である。According to the heterojunction field effect transistor having such a configuration, the first electrode 41 as a source electrode,
In the state where the control voltage is applied between the third electrode 43 serving as the gate electrode and a value lower than a predetermined value (threshold voltage), the second semiconductor layer 22 forming the stacked body 20 is formed.
On the interface between the first semiconductor layer 21 and a region between the first semiconductor region 31 as a source region and the second semiconductor region 32 as a drain region, which is an n-channel forming layer. Since the bottom of the formed potential well is at a level slightly higher than the Fermi level of the first semiconductor layer 21 as shown in FIG. 9A, the first semiconductor layer 21 for forming the n-channel is formed. The n-channel layer 51 as a two-dimensional electron gas forming layer is not formed on the second semiconductor layer 22 side of the region between the first and second semiconductor regions 31 and 32 as a layer, and thus the source electrode Between the first electrode 41 serving as a drain electrode and the second electrode 42 serving as a drain electrode is in an off state.
しかしながら、このような状態から、ソース電極として
の第１の電極４１と、ゲート電極としての第３の電極４
３との間に、制御電圧を上述した閾値電圧以上の値で印
加されれば、上述した第２の半導体層２２と、第１の半
導体層２１の、ｎチャンネル形成用層としての、ソース
領域としての第１の半導体領域３１とドレイン領域とし
ての第２の半導体領域３２との間の領域との間の界面に
形成されているポテンシャルの井戸の底が、第９図Ｂに
示すように、第１の半導体層２１のフェルミレベルより
も低いエネルギを有することになるため、半導体層２１
の、第１及び第２の半導体領域３１及び３２間の領域の
第２の半導体層２２側に電子が蓄積し、よって、ｎチャ
ンネル形成用層としての、第１の半導体層２１の、第１
及び第２の半導体領域３１及び３２間の領域の第２の半
導体層２２側に、２次元電子ガス形成層としてのｎチャ
ンネル層５１が形成され、よって、ソース電極としての
第１の電極４１と、ドレイン電極としての第２の電極４
２との間が、オン状態になる。However, from such a state, the first electrode 41 as the source electrode and the third electrode 4 as the gate electrode 4
If a control voltage is applied between the second semiconductor layer 22 and the first semiconductor layer 21, the source region serving as the n-channel forming layer of the second semiconductor layer 22 and the first semiconductor layer 21 described above. As shown in FIG. 9B, the bottom of the potential well formed at the interface between the region between the first semiconductor region 31 as a region and the second semiconductor region 32 as a drain region is Since the semiconductor layer 21 has energy lower than the Fermi level of the first semiconductor layer 21,
Electrons are accumulated on the side of the second semiconductor layer 22 in the region between the first and second semiconductor regions 31 and 32.
And the n-channel layer 51 as a two-dimensional electron gas forming layer is formed on the side of the second semiconductor layer 22 in the region between the second semiconductor regions 31 and 32, and thus the first electrode 41 as the source electrode is formed. , Second electrode 4 as drain electrode
The area between 2 and 2 is turned on.
また、そのオン状態において、制御電圧の値を大にまた
は小に変更すれば、これに応じて、ｎチャンネル層４５
に蓄積される電子の量が大にまたは小に変更する。Further, in the ON state, if the value of the control voltage is changed to a large value or a small value, the n-channel layer 45 is correspondingly changed.
The amount of electrons accumulated in changes to large or small.
このため、ソース電極としての第１の電極４１と、ドレ
イン電極としての第２の電極４２との間に、負荷を通じ
て、所要の電源を接続した状態で、ソース電極としての
第１の電極４２と、ゲート電極としての第３の電極４３
との間に制御電圧を印加させることによって、その制御
電圧の値に応じて制御された電流を、負荷に供給するこ
とができる、というｎチャンネル電界効果型トランジス
タとしての機能が得られる。Therefore, in a state where a required power source is connected through a load between the first electrode 41 as a source electrode and the second electrode 42 as a drain electrode, , A third electrode 43 as a gate electrode
A function as an n-channel field effect transistor is obtained in that a current controlled according to the value of the control voltage can be supplied to the load by applying a control voltage between and.
［発明が解決しようとする問題点］ 第６図に示す従来のヘテロ接合型電界効果トランジスタ
の場合、ソース電極としての第１の電極６と、ドレイン
電極としての第２の電極７との間がオフ状態からオン状
態に、またはその逆の状態になるときの、ソース電極と
しての第１の電極６と、ゲート電極としての第３の電極
５との間に印加する制御電圧の値である閾値電圧が、ｎ
型不純物を導入している半導体層３の厚さ及び不純物濃
度によって決められた値を有している。[Problems to be Solved by the Invention] In the case of the conventional heterojunction type field effect transistor shown in FIG. 6, there is a gap between the first electrode 6 as a source electrode and the second electrode 7 as a drain electrode. A threshold value that is the value of the control voltage applied between the first electrode 6 as the source electrode and the third electrode 5 as the gate electrode when the state changes from the off state to the on state or vice versa. Voltage is n
It has a value determined by the thickness and impurity concentration of the semiconductor layer 3 into which the type impurities are introduced.
このため、半導体層３の厚さ及び不純物濃度を予め適当
な値に選定しておくことによって、閾値電圧を＋１Ｖ程
度から−１Ｖ程度までの範囲内の値を有するもの、従っ
て、閾値電圧を、ＯＶに近い小さな正の値を有している
ものとすることができる。Therefore, by selecting the thickness and the impurity concentration of the semiconductor layer 3 to appropriate values in advance, the threshold voltage has a value within the range of about + 1V to about -1V, and therefore the threshold voltage is It can have a small positive value close to OV.
従って、ソース電極としての第１の電極６と、ゲート電
極としての第３の電極５との間に印加する制御電圧を、
ソース電極としての第１の電極６と、ドレイン電極とし
ての第２の電極７との間をオン状態からオフ状態にする
とき、０Ｖの値とし、また、オフ状態からオン状態にす
るとき、０Ｖに近い小さな正の値とすることができるの
で、ヘテロ接合型電界効果トランジスタとしての機能
を、低消費電力で得ることができる。Therefore, the control voltage applied between the first electrode 6 as the source electrode and the third electrode 5 as the gate electrode is
A value of 0 V is set between the first electrode 6 serving as the source electrode and the second electrode 7 serving as the drain electrode, and a value of 0 V is set when the state is switched from the off state to the on state. Since it can be set to a small positive value close to, the function as a heterojunction field effect transistor can be obtained with low power consumption.
しかしながら、閾値電圧が０Ｖに近い小さな正の値を有
しているためには、半導体層３を、精密な厚さに、且つ
精密な不純物濃度を有するものとして形成しなければな
らない。However, in order for the threshold voltage to have a small positive value close to 0 V, the semiconductor layer 3 must be formed to have a precise thickness and a precise impurity concentration.
従って、第６図に示すヘテロ接合型電界効果トランジス
タの場合、そのヘテロ接合型電界効果トランジスタを、
閾値電圧が０Ｖに近い小さな正の値を有しているものと
して製造するのが困難である、という欠点を有してい
た。Therefore, in the case of the heterojunction field effect transistor shown in FIG. 6, the heterojunction field effect transistor is
It has a drawback that it is difficult to manufacture as a device having a small positive value of the threshold voltage close to 0V.
また、第６図に示す従来のヘテロ接合型電界効果トラン
ジスタの場合、半導体層２の、半導体層３側に、電子を
蓄積しているｎチャンネル層９が形成されるが、半導体
層３が高いｎ型不純物濃度を有しているため、半導体層
３内に、電子を捕捉する深い準位を形成しており、そし
て、その深い準位に捕捉される電子の量が、温度に応じ
て変動するとともに、光照射を受けた場合、その光の照
射量に応じて変動する。このため、閾値電圧が温度依存
性を有するとともに、光の照射を受けた場合、その光の
照射量に応じて変動する。In the case of the conventional heterojunction field effect transistor shown in FIG. 6, the n-channel layer 9 accumulating electrons is formed on the semiconductor layer 2 side of the semiconductor layer 2, but the semiconductor layer 3 is high. Since it has an n-type impurity concentration, a deep level for trapping electrons is formed in the semiconductor layer 3, and the amount of electrons trapped in the deep level fluctuates depending on the temperature. In addition, when it is irradiated with light, it varies depending on the irradiation amount of the light. Therefore, the threshold voltage has temperature dependency, and when it is irradiated with light, it varies depending on the irradiation amount of the light.
従って、ヘテロ接合型電界効果トランジスタとしての機
能が安定に得られないなどの欠点を有していた。Therefore, it has a defect that the function as a heterojunction field effect transistor cannot be stably obtained.
また、第８図に示す従来のヘテロ接合型電界効果トラン
ジスタの場合、ソース電極としての第１の電極４１と、
ドレイン電極としての第２の電極４２との間がオフ状態
からオン状態に、またはその逆の状態になるときの、ソ
ース電極としての第１の電極４１と、ゲート電極として
の第３の電極４３との間に印加する制御電圧の値である
閾値電圧が、第１の半導体層２１の電子親和力と、第４
の半導体層２４の電子親和力との差によって決められた
値を有し、そして、それら第１及び第４の半導体層２１
及び２４の電子親和力は、それらを構成している半導体
の材料によって一義的に決っている。Further, in the case of the conventional heterojunction field effect transistor shown in FIG. 8, a first electrode 41 as a source electrode,
The first electrode 41 as a source electrode and the third electrode 43 as a gate electrode when the state between the drain electrode and the second electrode 42 is changed from the off state to the on state or vice versa. The threshold voltage, which is the value of the control voltage applied between the first and second semiconductor layers 21 and
Of the first and fourth semiconductor layers 21 having a value determined by a difference from the electron affinity of the semiconductor layers 24 of
The electron affinities of 24 and 24 are uniquely determined by the material of the semiconductor constituting them.
このため、第８図に示すヘテロ接合型電界効果トランジ
スタの場合、そのヘテロ接合型電界効果トランジスタ
を、第６図で上述した従来のヘテロ接合型電界効果トラ
ンジスタの場合に比し、容易に製造することができる。Therefore, in the case of the heterojunction field effect transistor shown in FIG. 8, the heterojunction field effect transistor is easily manufactured as compared with the case of the conventional heterojunction field effect transistor described in FIG. be able to.
また、第８図に示す従来のヘテロ接合型電界効果トラン
ジスタの場合、半導体層２１の、半導体層２２側に、電
子を蓄積しているｎチャンネル層５１が形成されるが、
半導体層２２が、ｐ型不純物及びｎ型不純物のいずれも
ドープされていない、または十分低いｐ型またはｎ型不
純物濃度を有しているので、半導体層２２内には、電子
を捕捉する深い準位を実質的に形成しておらず、このた
め、閾値電圧が温度依存性を実質的に有さず、また、光
の照射を受けても、閾値電圧が実質的に変動しない。In the case of the conventional heterojunction field effect transistor shown in FIG. 8, the n-channel layer 51 accumulating electrons is formed on the semiconductor layer 21 side of the semiconductor layer 22,
Since the semiconductor layer 22 is neither doped with p-type impurities nor n-type impurities, or has a sufficiently low p-type or n-type impurity concentration, the semiconductor layer 22 has a deep semiconductor layer for trapping electrons. Therefore, the threshold voltage does not substantially have temperature dependency, and the threshold voltage does not substantially change even when irradiated with light.
このため、第８図に示すヘテロ接合型電界効果トランジ
スタの場合、ヘテロ接合型電界効果トランジスタとして
の機能が、第６図で上述した従来のヘテロ接合型電界効
果トランジスタに比し安定に得られる。Therefore, in the case of the heterojunction field effect transistor shown in FIG. 8, the function as a heterojunction field effect transistor can be obtained more stably than the conventional heterojunction field effect transistor described in FIG.
しかしながら、第８図に示す従来のヘテロ接合型電界効
果トランジスタの場合、半導体層２１と、半導体層２４
とが等しい電子親和力を有し、従って、半導体層２１
と、半導体層２４との間に電子親和力の差を有しないの
で、閾値電圧が０Ｖの値を有している。However, in the case of the conventional heterojunction field effect transistor shown in FIG. 8, the semiconductor layer 21 and the semiconductor layer 24 are
And have the same electron affinity, and therefore the semiconductor layer 21
Since there is no difference in electron affinity between the semiconductor layer 24 and the semiconductor layer 24, the threshold voltage has a value of 0V.
このため、ソース電極としての第１の電極４１と、ゲー
ト電極としての第３の電極４３との間に印加する制御電
圧を、ソース電極としての第１の電極４１と、ドレイン
電極としての第２の電極４２との間をオン状態からオフ
状態にするとき負の値とし、また、オフ状態からオン状
態にするとき正の値にしなければならないので、ヘテロ
接合型電界効果トランジスタとしての機能を、低消費電
力で得ることができない、という欠点を有していた。Therefore, the control voltage applied between the first electrode 41 as the source electrode and the third electrode 43 as the gate electrode is applied to the first electrode 41 as the source electrode and the second electrode as the drain electrode. Since it has to have a negative value when changing from the on state to the off state and a positive value when changing from the off state to the on state with respect to the electrode 42 of, the function as a heterojunction field effect transistor is It has a drawback that it cannot be obtained with low power consumption.
［問題を解決するための手段］ よって、本発明は、上述した欠点のない、新規なヘテロ
接合型電界効果トランジスタを提案するものである。[Means for Solving the Problem] Therefore, the present invention proposes a novel heterojunction field effect transistor without the above-mentioned drawbacks.
本願第１番目の発明によるヘテロ接合型電界効果トラン
ジスタは、次に述べる構成を有する。The heterojunction field effect transistor according to the first invention of the present application has the configuration described below.
すなわち、半絶縁性半導体基板上に、ｐ型不純物及びｎ
型不純物のいずれもドープされていない、または十分低
いｐ型またはｎ型不純物濃度を有する第１の半導体層
と、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または十分低いｐ型またはｎ型不純物濃度を有
し且つ上記第１の半導体層に比し小さな電子親和力を有
する第２の半導体層とが、それらの順に積層されている
積層体が形成されている。That is, on the semi-insulating semiconductor substrate, p-type impurities and n
A first semiconductor layer that is not doped with any of the type impurities or has a sufficiently low p-type or n-type impurity concentration, and is not doped with any of the p-type impurities and the n-type impurities, or has a sufficiently low p-type impurity A second semiconductor layer having an n-type impurity concentration and having a smaller electron affinity than the first semiconductor layer is laminated in that order to form a laminated body.
しかして、その積層体上に、上記第１及び第２の半導体
層に比し高いｎ型不純物濃度を有するとともに、少なく
とも上記第２の半導体層側とは反対側が空乏層化してい
ない厚さを有し、且つ上記第１の半導体層に比し大きな
電子親和力を有する第４の半導体層が、上記第２の半導
体層と接して、ストライプ状に、局部的に、形成されて
いる。Therefore, on the laminated body, an n-type impurity concentration higher than those of the first and second semiconductor layers and a thickness not depleted at least on the side opposite to the second semiconductor layer side are provided. A fourth semiconductor layer, which has the electron affinity higher than that of the first semiconductor layer, is formed locally in a stripe shape in contact with the second semiconductor layer.
また、積層体内に、上記第４の半導体層を幅方向に挟ん
だ両位置において、上記第１及び第２の半導体層に比し
高いｎ型不純物濃度を有する第１及び第２の半導体領域
が、上記積層体の上記半絶縁性半導体基板側とは反対側
の表面側から、少くとも上記第１の半導体層内に達する
深さに、局部的に、形成されている。In addition, at both positions sandwiching the fourth semiconductor layer in the width direction in the stack, first and second semiconductor regions having a higher n-type impurity concentration than the first and second semiconductor layers are formed. Is locally formed at a depth reaching at least the inside of the first semiconductor layer from the surface side opposite to the semi-insulating semiconductor substrate side of the stacked body.
さらに、上記第１及び第２の半導体領域上に第１及び第
２の電極がそれぞれ付され、また、上記第４の半導体層
上に第３の電極が付されている。Further, first and second electrodes are provided on the first and second semiconductor regions, respectively, and a third electrode is provided on the fourth semiconductor layer.
よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記積層体の上記第１の
半導体層の上記第１及び第２の半導体領域間の領域をｎ
チャンネル形成用層とし、上記第１、第２及び第３の電
極をそれぞれソース電極、ドレイン電極及びゲート電極
としているｎチャンネル電界効果型トランジスタが構成
されている。Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the stacked body is n.
An n-channel field effect transistor having a channel forming layer and having the first, second and third electrodes as a source electrode, a drain electrode and a gate electrode, respectively, is constituted.
以上が、本願第１番目の発明によるヘテロ接合型電界効
果トランジスタの構成である。The above is the configuration of the heterojunction field effect transistor according to the first invention of the present application.
また、本願第２番目の発明によるヘテロ接合型電界効果
トランジスタは、上述した本願第１番目の発明によるヘ
テロ接合型電界効果トランジスタにおいて、上記第４の
半導体層上に付されている第３の電極が省略され、ま
た、これに応じて、上記第４の半導体層をゲート電極と
している、ということを除いて、本願第１番目の発明に
よるヘテロ接合型電界効果トランジスタと同様の構成を
有する。The heterojunction field effect transistor according to the second invention of the present application is the third electrode provided on the fourth semiconductor layer in the heterojunction field effect transistor according to the first invention of the present application. Is omitted, and accordingly, the fourth semiconductor layer has the same configuration as the heterojunction field effect transistor according to the first invention of the present application, except that the fourth semiconductor layer is used as a gate electrode.
さらに、本願第３番目の発明によるヘテロ接合型電界効
果トランジスタは、次に述べる構成を有する。Further, the heterojunction field effect transistor according to the third invention of the present application has the configuration described below.
すなわち、半絶縁性半導体基板上に、ｐ型不純物及びｎ
型不純物のいずれもドープされていない、または十分低
いｐ型またはｎ型不純物濃度を有する第１の半導体層
と、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または十分低いｐ型またはｎ型不純物濃度を有
し且つ上記第１の半導体層に比し小さな電子親和力を有
する第２の半導体層と、ｐ型不純物及びｎ型不純物のい
ずれもドープさせていない、または十分低いｐ型または
ｎ型不純物濃度を有し、且つ上記第２の半導体層に比し
大きな電子親和力を有する第３の半導体層とが、それら
の順に積層されている積層体が形成されている。That is, on the semi-insulating semiconductor substrate, p-type impurities and n
A first semiconductor layer that is not doped with any of the type impurities or has a sufficiently low p-type or n-type impurity concentration, and is not doped with any of the p-type impurities and the n-type impurities, or has a sufficiently low p-type impurity A second semiconductor layer having an n-type impurity concentration and an electron affinity smaller than that of the first semiconductor layer, and neither p-type impurities nor n-type impurities are doped, or a sufficiently low p-type impurity or A third semiconductor layer having an n-type impurity concentration and having a larger electron affinity than the second semiconductor layer is stacked in that order to form a stacked body.
しかして、その上記積層体上に、上記第１、第２及び第
３の半導体層に比し高いｎ型不純物濃度を有するととも
に、少なくとも上記第２の半導体層側とは反対側が空乏
層化していない厚さを有し、且つ上記第１及び第３の半
導体層に比し大きな電子親和力を有する第４の半導体層
が、ストライプ状に、局部的に、形成されている。Thus, the n-type impurity concentration is higher on the stacked body than the first, second and third semiconductor layers, and at least the side opposite to the second semiconductor layer side is depleted. A fourth semiconductor layer having a uniform thickness and having a larger electron affinity than the first and third semiconductor layers is locally formed in a stripe shape.
また、上記積層体内に、上記第４の半導体層を幅方向に
挟んだ両位置において、上記第１及び第２の半導体層に
比し高いｎ型不純物濃度を有する第１及び第２の半導体
領域が、上記積層体の上記半絶縁性半導体基板側とは反
対側の表面側から、少くとも上記第１の半導体層内に達
する深さに、局部的に、形成されている。In addition, first and second semiconductor regions having a higher n-type impurity concentration than the first and second semiconductor layers at both positions sandwiching the fourth semiconductor layer in the width direction in the stacked body. However, it is locally formed from the surface side of the laminated body opposite to the semi-insulating semiconductor substrate side to a depth reaching at least the inside of the first semiconductor layer.
さらに、上記第１及び第２の半導体領域上に、第１及び
第２の電極がそれぞれ付され、また、上記第４の半導体
層上に第３の電極が付されている。Further, first and second electrodes are provided on the first and second semiconductor regions, respectively, and a third electrode is provided on the fourth semiconductor layer.
よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記積層体の上記第１の
半導体層の上記第１及び第２の半導体領域間の領域をｎ
チャンネル形成用層とし、上記第１、第２及び第３の電
極をそれぞれソース電極、ドレイン電極及びゲート電極
としているｎチャンネル電界効果型トランジスタが構成
されている。Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively, and a region between the first and second semiconductor regions of the first semiconductor layer of the stacked body is n.
An n-channel field effect transistor having a channel forming layer and having the first, second and third electrodes as a source electrode, a drain electrode and a gate electrode, respectively, is constituted.
以上が、本願第３番目の発明によるヘテロ接合型電界効
果トランジスタの構成である。The above is the configuration of the heterojunction field effect transistor according to the third invention of the present application.
なおさらに、本願第４番目の発明によるヘテロ接合型電
界効果トランジスタは、上述した本願第３番目の発明に
よるヘテロ接合型電界効果トランジスタにおいて、上記
第４の半導体層上に付されている第３の電極が省略さ
れ、また、これに応じて上記第４の半導体層をゲート電
極としている、ということを除いて、本願第３番目の発
明によるヘテロ接合型電界効果トランジスタと同様の構
成を有する。Furthermore, the heterojunction field effect transistor according to the fourth invention of the present application is the heterojunction field effect transistor according to the third invention of the present application, wherein the third structure is provided on the fourth semiconductor layer. It has the same structure as the heterojunction field effect transistor according to the third invention of the present application, except that the electrode is omitted and accordingly the fourth semiconductor layer is used as the gate electrode.
［作用］ 上述した本願第１番目の発明によるヘテロ接合型電界効
果トランジスタの場合、ソース電極としての第１の電極
と、ゲート電極としての第３の電極との間に、制御電圧
が所定の値（閾値電圧）未満の値で印加されている状態
では、積層体を構成している第２の半導体層と、第１の
半導体層の、ｎチャンネル形成用層としての、ソース領
域としての第１の半導体領域とドレイン領域としての第
２の半導体領域との間の領域との間の界面に形成されて
いるポテンシャルの井戸の底が、第１の半導体層のフェ
ルミレベルより高いレベルにあるため、第１の半導体層
の、ｎチャンネル形成用層としての、第１及び第２の半
導体領域間の領域の第２の半導体層側に、２次元電子ガ
ス形成層としてのｎチャンネル層は形成されていず、よ
って、ソース電極としての第１の電極と、ドレイン電極
としての第２の電極との間がオフの状態である。[Operation] In the case of the heterojunction field effect transistor according to the first invention of the present application, the control voltage has a predetermined value between the first electrode as the source electrode and the third electrode as the gate electrode. When applied with a value lower than the (threshold voltage), the second semiconductor layer forming the stacked body and the first semiconductor layer serving as the n-channel forming layer and the first region serving as the source region are formed. Since the bottom of the potential well formed at the interface between the semiconductor region and the region between the second semiconductor region as the drain region is higher than the Fermi level of the first semiconductor layer, An n-channel layer as a two-dimensional electron gas forming layer is formed on the second semiconductor layer side of the region between the first and second semiconductor regions as the n-channel forming layer of the first semiconductor layer. No, so Seo The first electrode as the source electrode and the second electrode as the drain electrode are in the off state.
しかしながら、このような状態から、ソース電極として
の第１の電極と、ゲート電極としての第３の電極との間
に、制御電圧を上述した閾値電圧以上の値で印加すれ
ば、上述した第２の半導体層と、第１の半導体層の、ｎ
チャンネル形成用層としての、ソース領域としての第１
の半導体領域とドレイン領域としての第２の半導体領域
との間の領域との間の界面に形成されているポテンシャ
ルの井戸の底が、第１の半導体層のフェルミレベルより
高いレベルを有することになるため、第１の半導体層
の、第１及び第２の半導体領域間の領域の第２の半導体
層側に電子が蓄積し、よってｎチャンネル形成用層とし
ての、第１の半導体層の、第１及び第２の半導体領域間
の領域の第２の半導体層側に、２次元電子ガス形成層と
してのｎチャンネル層が形成され、よって、ソース電極
としての第１の電極と、ドレイン電極としての第２の電
極との間が、オン状態になる。However, from such a state, if the control voltage is applied between the first electrode as the source electrode and the third electrode as the gate electrode at a value equal to or higher than the above threshold voltage, the above second voltage is applied. Of the first semiconductor layer and n
First as source region as channel forming layer
The bottom of the potential well formed at the interface between the semiconductor region of the first semiconductor layer and the region between the second semiconductor region as the drain region has a level higher than the Fermi level of the first semiconductor layer. Therefore, electrons are accumulated on the side of the second semiconductor layer in the region between the first and second semiconductor regions of the first semiconductor layer, and thus, of the first semiconductor layer as the n-channel forming layer, An n-channel layer as a two-dimensional electron gas forming layer is formed on the side of the second semiconductor layer in the region between the first and second semiconductor regions, so that the first electrode as the source electrode and the drain electrode are formed. The second electrode of is turned on.
また、そのオン状態において、制御電圧の値を大にまた
は小に変更すれば、これに応じて、ｎチャンネル層に蓄
積される電子の量が大にまたは小に変更する。Further, when the value of the control voltage is changed to large or small in the ON state, the amount of electrons accumulated in the n-channel layer is changed to large or small accordingly.
このため、ソース電極としての第１の電極と、ドレイン
電極としての第２の電極との間に、負荷を通じて、所要
の電源を接続した状態で、ソース電極としての第１の電
極と、ゲート電極としての第３の電極との間に制御電圧
を印加させることによって、その制御電圧の値に応じて
制御された電流を、負荷に供給することができる、とい
うｎチャンネル電界効果型トランジスタとしての機能が
得られる。Therefore, in a state where a required power source is connected between the first electrode as the source electrode and the second electrode as the drain electrode through a load, the first electrode as the source electrode and the gate electrode A function as an n-channel field effect transistor in which a current controlled according to the value of the control voltage can be supplied to a load by applying a control voltage between the third electrode and the third electrode. Is obtained.
また、上述した本願第２番目の発明によるヘテロ接合型
電界効果トランジスタの場合、それが、上述した本願第
１番目の発明によるヘテロ接合型電界効果トランジスタ
において、その第４の半導体層をゲート電極としている
ことを除いて、上述した本願第１番目の発明によるヘテ
ロ接合型電界効果トランジスタの構成と同様の構成を有
するので、第４の半導体層をゲート電極として用いて、
本願第１番目の発明によるヘテロ接合型電界効果トラン
ジスタと同様のヘテロ接合型電界効果トランジスタとし
ての機能が得られる。Further, in the case of the heterojunction field effect transistor according to the second invention of the present application, that is, in the heterojunction field effect transistor according to the first invention of the present application, the fourth semiconductor layer is used as a gate electrode. Except that it has the same structure as the structure of the heterojunction field effect transistor according to the first invention of the present application, the fourth semiconductor layer is used as a gate electrode.
A function as a heterojunction field effect transistor similar to the heterojunction field effect transistor according to the first invention of the present application can be obtained.
さらに、本願第３番目の発明によるヘテロ接合型電界効
果トランジスタの場合、本願第１番目の発明によるヘテ
ロ接合型電界効果トランジスタにおいて、その積層体
と、第４の半導体層との間に、第３の半導体層が介挿さ
れることを除いて、本願第１番目の発明によるヘテロ接
合型電界効果トランジスタと同様の構成を有し、そし
て、その第３の半導体層が、ｐ型不純物及びｎ型不純物
のいすれもドープされていない、または十分低いｐ型ま
たはｎ型不純物濃度を有しているので、本願第１番目の
発明によるヘテロ接合型電界効果トランジスタと同様の
ヘテロ接合型電界効果トランジスタとしての機能が得ら
れる。Further, in the case of the heterojunction field effect transistor according to the third invention of the present application, in the heterojunction field effect transistor according to the first invention of the present application, a third layer is provided between the stacked body and the fourth semiconductor layer. Of the heterojunction field effect transistor according to the first aspect of the present invention, except that the third semiconductor layer has a p-type impurity and an n-type impurity. None of them are doped or have a sufficiently low p-type or n-type impurity concentration, and therefore, they are used as a heterojunction field effect transistor similar to the heterojunction field effect transistor according to the first invention of the present application. The function is obtained.
また、本願第４番目の発明によるヘテロ接合型電界効果
トランジスタの場合、それが上述した本願第３番目の発
明によるヘテロ接合型電界効果トランジスタにおいて、
その第４の半導体層をゲート電極としていることを除い
て、上述した本願第３番目の発明によるヘテロ接合型電
界効果トランジスタと同様の構成を有するので、第４の
半導体層をゲート電極として用いて、本願第３番目の発
明によるヘテロ接合型電界効果トランジスタと同様のヘ
テロ接合型電界効果トランジスタとしての機能が得られ
る。In the case of the heterojunction field effect transistor according to the fourth invention of the present application, in the heterojunction field effect transistor according to the third invention of the present application described above,
Except that the fourth semiconductor layer is used as a gate electrode, it has the same structure as the heterojunction field effect transistor according to the third invention of the present application, and thus the fourth semiconductor layer is used as a gate electrode. A function as a heterojunction field effect transistor similar to the heterojunction field effect transistor according to the third invention of the present application can be obtained.
［本発明の効果］ 本願第１番目の発明によるヘテロ接合型電界効果トラン
ジスタによれば、ドレイン電極としての第１の電極と、
デレイン電極としての第２の電極との間がオフ状態から
オン状態に、また、その逆の状態になるときの、ソース
電極としての第１の電極と、ゲート電極としての第３の
電極との間に印加する制御電圧の値である閾値電圧が、
第１の半導体層の電子親和力と、第４の半導体層の閾値
電圧との差によって決められた値を有し、そして、それ
ら第１及び第４の半導体層の電子親和力は、それらを構
成している半導体の材料によって一義的に決まってい
る。[Effects of the Present Invention] According to the heterojunction field effect transistor according to the first invention of the present application, the first electrode as a drain electrode,
Of the first electrode as the source electrode and the third electrode as the gate electrode when the gap between the second electrode as the drain electrode and the second electrode is changed from the off state to the on state and vice versa. The threshold voltage, which is the value of the control voltage applied between
Has a value determined by the difference between the electron affinity of the first semiconductor layer and the threshold voltage of the fourth semiconductor layer, and the electron affinity of the first and fourth semiconductor layers constitutes them. It is uniquely determined by the semiconductor material used.
このため、ヘテロ接合電界効果効果トランジスタと、第
６図で上述した従来のヘテロ接合型電界トランジスタの
場合に比し、容易に製造することができる。Therefore, it can be easily manufactured as compared with the case of the heterojunction field effect transistor and the conventional heterojunction field effect transistor described above with reference to FIG.
また、本願第１番目の発明によるヘテロ接合型電界効果
トランジスタは、第１の半導体層の、第２の半導体層側
に、電子を蓄積しているｎチャンネル層が形成される
が、第２の半導体層が、ｐ型不純物及びｎ型不純物のい
ずれもドープされていない、または十分低いｐ型または
ｎ型不純物濃度を有しているので、第２の半導体層内に
は、電子を捕捉する深い準位を実質的に形成しておら
ず、このため、閾値電圧が温度依存性を実質的に有さ
ず、また、光の照射を受けても、閾値電圧が実質的に変
動しない。Further, in the heterojunction field effect transistor according to the first invention of the present application, an n-channel layer accumulating electrons is formed on the second semiconductor layer side of the first semiconductor layer, but the second semiconductor layer is formed. Since the semiconductor layer is not doped with either p-type impurities or n-type impurities or has a sufficiently low p-type or n-type impurity concentration, it is deep within the second semiconductor layer to trap electrons. Since the level is not substantially formed, the threshold voltage does not substantially have temperature dependence, and the threshold voltage does not substantially change even when irradiated with light.
このため、ヘテロ接合型電界効果トランジスタとしての
機能が第６図で上述した従来のヘテロ接合型電界効果ト
ランジスタに比し安定に得られる。Therefore, the function as the heterojunction field effect transistor can be stably obtained as compared with the conventional heterojunction field effect transistor described in FIG.
さらに、本願第１番目の発明によるヘテロ接合型電界効
果トランジスタによれば、第４の半導体層が、第１の半
導体層に比し大きな電子親和力を有し、従って、第１及
び第４の半導体層との間に電子親和力の差を有している
ので、閾値電圧が０Ｖに近い小さな正の値を有してい
る。Further, according to the heterojunction field effect transistor according to the first invention of the present application, the fourth semiconductor layer has a larger electron affinity than the first semiconductor layer, and accordingly, the first and fourth semiconductors. Since there is a difference in electron affinity with the layer, the threshold voltage has a small positive value close to 0V.
このため、ソース電極としての第１の電極と、ゲート電
極としての第３の電極との間に印加する制御電圧を、ソ
ース電極としての第１の電極と、ドレイン電極としての
第２の電極との間をオン状態からオフ状態にするとき、
０Ｖの値とし、また、オフ状態からオン状態にするとき
の０Ｖに近い正の値にすればよいので、ヘテロ接合型電
界効果トランジスタとしての機能を、第８図で上述した
従来のヘテロ接合型電界効果トランジスタの場合に比
し、低消費電力で得ることができる。Therefore, the control voltage applied between the first electrode as the source electrode and the third electrode as the gate electrode is applied to the first electrode as the source electrode and the second electrode as the drain electrode. Between the on state and the off state,
Since the value of 0V and the positive value close to 0V when turning from the off state to the on state may be set, the function as the heterojunction field effect transistor can be improved by the conventional heterojunction type field effect transistor described above with reference to FIG. It can be obtained with lower power consumption as compared with the case of a field effect transistor.
また、本願第２番目の発明によるヘテロ接合型電界効果
トランジスタによれば、それが上述した事項を除いて、
本願第１番目の発明によるヘテロ接合型電界効果トラン
ジスタと同様に構成を有するので、本願第１番目の発明
について上述したと同様の優れた作用効果が得られる。Further, according to the heterojunction field effect transistor according to the second invention of the present application, except for the matters described above,
Since the heterojunction field effect transistor according to the first invention of the present application has the same configuration as that of the first aspect of the present invention, the same excellent effects as those described above for the first invention of the present application can be obtained.
さらに、本願第３番目の発明によるヘテロ接合型電界効
果トランジスタによれば、それが上述した事項を除い
て、本願第１番目の発明によるヘテロ接合型電界効果ト
ランジスタと同様の構成を有するので、本願第１番目の
発明について上述したと同様の優れた作用効果が得られ
るとともに、積層体が第３の半導体層を有するので、積
層体上に第４の半導体層を形成するとき、第２の半導体
層が不必要に酸化されたりすることがないので、上述し
た優れた効果を有するヘテロ接合型電界効果トランジス
タを、容易に製造することができる。Further, the heterojunction field effect transistor according to the third invention of the present application has the same configuration as that of the heterojunction field effect transistor according to the first invention of the present application, except for the matters described above. The same advantageous effects as those described above for the first invention are obtained, and since the stacked body has the third semiconductor layer, the second semiconductor is formed when the fourth semiconductor layer is formed on the stacked body. Since the layers are not unnecessarily oxidized, the heterojunction field effect transistor having the above-mentioned excellent effect can be easily manufactured.
なおさらに、本願第４番目の発明によるヘテロ接合型電
界効果トランジスタによれば、それが上述した事項を除
いて、本願第３番目の発明によるヘテロ接合型電界効果
トランジスタと同様の構成を有するので、本願第３番目
の発明の場合と同様の優れた効果が得られる。Still further, the heterojunction field effect transistor according to the fourth invention of the present application has the same configuration as the heterojunction field effect transistor according to the third invention of the present application, except for the matters described above. The same excellent effects as in the case of the third invention of the present application can be obtained.
［実施例１］ 次に、第１図を伴なって本願第１番目の発明によるヘテ
ロ接合型電界効果トランジスタの実施例を述べよう。[Embodiment 1] Next, an embodiment of a heterojunction field effect transistor according to the first invention of the present application will be described with reference to FIG.
第１図において、第８図との対応部分には同一符号を付
して詳細説明を省略する。In FIG. 1, parts corresponding to those in FIG. 8 are designated by the same reference numerals, and detailed description thereof will be omitted.
第１図に示す本願第１番目の発明によるヘテロ接合型電
界効果トランジスタの実施例は、第８図で上述した従来
のヘテロ接合型電界効果トランジスタの構成において、
その第１の半導体層２１と等しい電子親和力を有する第
４の半導体層２４が、第１の半導体層に比し大きな電子
親和力を有する第４の半導体層２４′に置換されている
ことを除いて、第８図で上述した従来のヘテロ接合型電
界効果トランジスタの場合と同様の構成を有する。The embodiment of the heterojunction field effect transistor according to the first invention of the present application shown in FIG. 1 is the structure of the conventional heterojunction field effect transistor described above with reference to FIG.
Except that the fourth semiconductor layer 24 having an electron affinity equal to that of the first semiconductor layer 21 is replaced with a fourth semiconductor layer 24 ′ having a larger electron affinity than the first semiconductor layer. The structure is similar to that of the conventional heterojunction field effect transistor described above with reference to FIG.
この場合、第４の半導体層２４′は、例えばＧｅ、Ｉｎ
ｙＧａ１−ｙＡｓ（０＜ｙ＜１）とし得る。In this case, the fourth semiconductor layer 24 'is formed of, for example, Ge, In.
It may be y Ga 1-y As (0 <y <1).
以上が、本願第１番目の発明によるヘテロ接合型電界効
果トランジスタの実施例の構成である。The above is the configuration of the embodiment of the heterojunction field effect transistor according to the first invention of the present application.
このような構成を有する本願第１番目の発明によるヘテ
ロ接合型電界効果トランジスタによれば、それが、上述
した事項を除いて、第８図に示す従来へヘテロ接合型電
界効果トランジスタの場合の構成を有するので、詳細説
明は省略するが、ソース電極としての第１の電極４１
と、ゲート電極としての第３の電極４３との間に、制御
電圧を閾値電圧未満の値で印加されれば、第２の半導体
層２２と、第１の半導体層２１の、ｎチャンネル形成用
層としての、ソース領域としての第１の半導体領域３１
とドレイン領域としての第２の半導体領域３２との間の
領域との間の界面のポテンシャルの井戸の底が、第２図
Ａに示すように、第２の半導体層２２と、第１の半導体
層２１との間の界面のポテンシャルの井戸の底が、第２
図Ｂに示すように、第１の半導体層２１のフェルミレベ
ルより低いレベルになるという機構で、第８図で上述し
た従来のヘテロ接合型電界効果トランジスタの場合と同
様のｎチャンネル電界効果型トランジスタとしての機能
が得られ、また、効果の欄で述べた優れた作用効果が得
られる。With the heterojunction field effect transistor according to the first invention of the present application having such a configuration, the configuration in the case of the conventional heterojunction field effect transistor shown in FIG. Therefore, the first electrode 41 as a source electrode
And a third electrode 43 serving as a gate electrode, a control voltage is applied to the second semiconductor layer 22 and the first semiconductor layer 21 for forming an n-channel by applying a control voltage lower than the threshold voltage. First semiconductor region 31 as a source region as a layer
The bottom of the potential well at the interface between the second semiconductor region 32 and the region between the second semiconductor region 32 and the second semiconductor region 32 serves as a drain region, as shown in FIG. 2A. The bottom of the potential well at the interface with the layer 21 is
As shown in FIG. B, an n-channel field effect transistor similar to the case of the conventional heterojunction field effect transistor described above with reference to FIG. 8 is provided by the mechanism that the level becomes lower than the Fermi level of the first semiconductor layer 21. And the excellent action and effect described in the section of effect can be obtained.
［実施例２］ 次に、第３図を伴なって本願第２番目の発明によるヘテ
ロ接合型電界効果トランジスタの実施例を述べよう。[Embodiment 2] Next, an embodiment of the heterojunction field effect transistor according to the second invention of the present application will be described with reference to FIG.
第３図に示す本願第２番目の発明によるヘテロ接合型電
界効果トランジスタの実施例は、第１図で上述した本願
第１番目の発明によるヘテロ接合型電界効果トランジス
タの実施例において、そのゲート電極としての第３の電
極４３が省略されていることを除いて、第１図に示す本
願第１番目の発明によるヘテロ接合型電界効果トランジ
スタと同様の構成を有する。The embodiment of the heterojunction field effect transistor according to the second invention of the present application shown in FIG. 3 is the same as the gate electrode of the embodiment of the heterojunction field effect transistor according to the first invention of the present application described above with reference to FIG. It has the same structure as the heterojunction field effect transistor according to the first invention of the present application shown in FIG. 1 except that the third electrode 43 is omitted.
このような構成を有する本願第１番目の発明によるヘテ
ロ接合型電界効果トランジスタの場合、詳細説明は省略
するが、第４の半導体層２４′をゲート電極として用い
て、第１図で上述した本願第１番目の発明によるヘテロ
接合型電界効果トランジスタの場合と同様の作用効果が
得られる。In the case of the heterojunction field effect transistor according to the first invention of the present application having such a configuration, although detailed description is omitted, the fourth semiconductor layer 24 ′ is used as a gate electrode and the application described above in FIG. The same effects as those of the heterojunction field effect transistor according to the first aspect of the invention can be obtained.
［実施例３］ 次に第４図を伴なって本願第３番目の発明によるヘテロ
接合型電界効果トランジスタの実施例を述べよう。[Embodiment 3] Next, an embodiment of a heterojunction field effect transistor according to the third invention of the present application will be described with reference to FIG.
第４図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。4, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
第４図に示す本願第３番目の発明によるヘテロ接合型電
界効果トランジスタは、第１図に示す本願第１番目の発
明によるヘテロ接合型電界効果トランジスタの実施例の
構成において、その積層体２０が、第１及び第２の半導
体層２１及び２２からなるのに代え、第１、第２及び第
３の半導体層２１、２２及び２３からなり、そして、第
３の半導体層が、ｐ型不純物及びｎ型不純物のいずれも
ドープされていない、または十分低いｐ型またはｎ型の
不純物濃度を有し、且つ第２の半導体層２２に比し大き
な電子親和力を有することを除いて、第１図で上述した
本願第１番目の発明によるヘテロ接合型電界効果トラン
ジスタと同様の構成を有する。この場合、第３の半導体
層２３は例えば第１の半導体層２１と同様にＧａＡｓと
し得る。The heterojunction field effect transistor according to the third invention of the present application shown in FIG. 4 has a stack 20 in the configuration of the embodiment of the heterojunction field effect transistor according to the first invention of the present application shown in FIG. , First and second semiconductor layers 21 and 22, instead of first, second and third semiconductor layers 21, 22 and 23, and the third semiconductor layer is a p-type impurity and 1 except that none of the n-type impurities are doped, or that the n-type impurities have a sufficiently low p-type or n-type impurity concentration and have a larger electron affinity than the second semiconductor layer 22. It has the same configuration as the heterojunction field effect transistor according to the first invention of the present application. In this case, the third semiconductor layer 23 may be GaAs, for example, like the first semiconductor layer 21.
このような構成を有する本願第３番目の発明によるヘテ
ロ接合型電界効果トランジスタの実施例の構成によれ
ば、それが上述した事項を除いて第１図に示す本願第１
番目の発明によるヘテロ接合型電界効果トランジスタと
同様の構成を有するので、詳細説明は省略するが、第１
図で上述した本願第１番目の発明によるヘテロ接合型電
界効果トランジスタと同様の優れた作用効果と、効果の
欄で述べた作用効果とが得られる。According to the structure of the embodiment of the heterojunction field effect transistor according to the third invention of the present application having such a structure, the first embodiment of the present invention shown in FIG. 1 except for the matters described above.
Since it has the same structure as the heterojunction field effect transistor according to the thirteenth invention, detailed description thereof will be omitted.
The same advantageous effects as those of the heterojunction field effect transistor according to the first invention of the present application described above with reference to the drawings and the advantageous effects described in the section of effects are obtained.
［実施例４］ 次に、第５図を伴なって本願第４番目の発明によるヘテ
ロ接合型電界効果トランジスタの実施例を述べよう。[Embodiment 4] Next, an embodiment of a heterojunction field effect transistor according to the fourth invention of the present application will be described with reference to FIG.
第５図において、第４図との対応部分には同一符号を付
し、詳細説明を省略する。5, parts corresponding to those in FIG. 4 are designated by the same reference numerals, and detailed description thereof will be omitted.
第５図に示す本願第４番目の発明によるヘテロ接合型電
界効果トランジスタは、第４図で上述した本願第３番目
の発明によるヘテロ接合型電界効果トランジスタにおい
て、そのゲート電極としての第３の電極４３が省略さ
れ、これに応じて第４の半導体層２４′をゲート電極と
していることを除いて、第４図に示す本願第３番目の発
明によるヘテロ接合型電界効果トランジスタと同様の構
成を有する。The heterojunction field effect transistor according to the fourth invention of the present application shown in FIG. 5 is the third electrode as the gate electrode in the heterojunction field effect transistor according to the third invention of the present application described above with reference to FIG. It has the same structure as the heterojunction field effect transistor according to the third invention of the present application shown in FIG. 4, except that 43 is omitted and accordingly the fourth semiconductor layer 24 ′ is used as the gate electrode. .
このような構成を有する本願第４番目の発明によるヘテ
ロ接合型電界効果トランジスタの実施例によれば、それ
が、上述した事項を除いて、第４図で上述した本願第３
番目の発明によるヘテロ接合型電界効果トランジスタの
場合と同様の構成を有するので、第４図で上述した本願
第３番目の発明によるヘテロ接合型電界効果トランジス
タの場合と同様の優れた作用効果が得られる。According to the fourth embodiment of the heterojunction field effect transistor having the above structure, the third embodiment of the present invention is the same as the third embodiment of the present invention described above with reference to FIG. 4, except for the matters described above.
Since the heterojunction field effect transistor according to the third invention has the same structure as that of the heterojunction field effect transistor according to the third invention of the present application described above with reference to FIG. To be
なお、上述においては、本願第１、第２、第３及び第４
番目の発明によるヘテロ接合型電界効果トランジスタの
それぞれについて、１つの実施例を示したに留まり、本
発明の精神を脱することなしに、種々の変型、変更をな
し得るであろう。In the above description, the first, second, third and fourth aspects of the present application.
For each of the heterojunction field effect transistors according to the th invention, only one embodiment has been shown, and various modifications and alterations can be made without departing from the spirit of the invention.
第１図は、本願第１番目の発明によるヘテロ接合型電界
効果トランジスタの実施例を示す略線的断面図である。 第２図は、その説明に供するエネルギバンド図である。 第３図は、本願第２番目の発明によるヘテロ接合型電界
効果トランジスタの実施例を示す略線的断面図である。 第４図は、本願第３番目の発明によるヘテロ接合型電界
効果トランジスタの実施例を示す略線的断面図である。 第５図は、本願第４番目の発明のヘテロ接合型電界効果
トランジスタの実施例を示す略線的断面図である。 第６図は、従来のヘテロ接合型電界効果トランジスタの
一例を示す略線的断面図である。 第７図は、その説明に供するエネルギバンド図である。 第８図は、従来のヘテロ接合型電界効果トランジスタの
他の例を示す略線的断面図である。第９図は、その説明
に供するエネルギバンド図である。 １……半絶縁性半導体基板 ２、３……半導体層 ４……積層体 ５、６、７……電極 ８……ショットキ接合 ９……ｎチャンネル層 ２０……積層体 ２１……第１の半導体層 ２２……第２の半導体層 ２３……第３の半導体層 ２４、２４′……第４の半導体層 ２６……第６の半導体層 ３１……第１の半導体領域 ３２……第２の半導体領域 ４１……第１の電極 ４２……第２の電極 ４３……第３の電極 ５１……ｎチャンネル層FIG. 1 is a schematic cross-sectional view showing an embodiment of a heterojunction field effect transistor according to the first invention of the present application. FIG. 2 is an energy band diagram used for the explanation. FIG. 3 is a schematic sectional view showing an embodiment of a heterojunction field effect transistor according to the second invention of the present application. FIG. 4 is a schematic sectional view showing an embodiment of a heterojunction field effect transistor according to the third invention of the present application. FIG. 5 is a schematic cross-sectional view showing an embodiment of the heterojunction field effect transistor of the fourth invention of the present application. FIG. 6 is a schematic cross-sectional view showing an example of a conventional heterojunction field effect transistor. FIG. 7 is an energy band diagram used for the explanation. FIG. 8 is a schematic cross-sectional view showing another example of a conventional heterojunction field effect transistor. FIG. 9 is an energy band diagram used for the explanation. 1 ... Semi-insulating semiconductor substrate 2, 3 ... Semiconductor layer 4 ... Laminated body 5, 6, 7 ... Electrode 8 ... Schottky junction 9 ... N-channel layer 20 ... Laminated body 21 ... First Semiconductor layer 22 ... Second semiconductor layer 23 ... Third semiconductor layer 24, 24 '... Fourth semiconductor layer 26 ... Sixth semiconductor layer 31 ... First semiconductor region 32 ... Second Region of the semiconductor 41 ... First electrode 42 ... Second electrode 43 ... Third electrode 51 ... N-channel layer
Claims (10)
ｎ型不純物のいずれもドープされていない、または十分
低いＰ型またはｎ型不純物濃度を有する第１の半導体層
と、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または十分低いｐ型またはｎ型不純物濃度を有
し且つ上記第１の半導体層に比し小さな電子親和力を有
する第２の半導体層とが、それらの順に積層されている
積層体が形成され、 上記積層体上に、上記第１及び第２の半導体層に比し高
いｎ型不純物濃度を有するとともに、少くとも上記第２
の半導体層側とは反対側が空乏層化していない厚さを有
し、且つ上記第１の半導体層に比し大きな電子親和力を
有する第４の半導体層が、上記第２の半導体層と接し
て、ストライプ状に、局部的に、形成され、 上記積層体内に、上記第４の半導体層を幅方向に挟んだ
両位置において、上記第１及び第２の半導体層に比し高
いｎ型不純物濃度を有する第１及び第２の半導体領域
が、上記積層体の上記半絶縁性半導体基板側とは反対側
の表面側から、少くとも上記第１の半導体層内に達する
深さに、局部的に、形成され、 上記第１及び第２の半導体領域上に第１及び第２の電極
がそれぞれ付され、 上記第４の半導体層上に第３の電極が付され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びトレイン領域とし、上記積層体の上記第１の
半導体層の上記第１及び第２の半導体領域間の領域をｎ
チャンネル形成用層とし、上記第１、第２及び第３の電
極をそれぞれソース電極、ドレイン電極及びゲート電極
としていることを特徴とするヘテロ接合型電界効果トラ
ンジスタ。1. A semi-insulating semiconductor substrate on which neither p-type impurities nor n-type impurities are doped, or a first semiconductor layer having a sufficiently low P-type or n-type impurity concentration, and p-type impurities. And a second semiconductor layer not doped with n-type impurities, or having a sufficiently low p-type or n-type impurity concentration and having a smaller electron affinity than the first semiconductor layer. A laminated body is formed by being laminated in order, and has an n-type impurity concentration higher than that of the first and second semiconductor layers and has at least the second layer on the laminated body.
A fourth semiconductor layer having a thickness not depleted on the side opposite to the semiconductor layer side and having a larger electron affinity than the first semiconductor layer is in contact with the second semiconductor layer. Formed locally in a stripe shape and having a higher n-type impurity concentration than both the first and second semiconductor layers in both positions of the fourth semiconductor layer sandwiched in the width direction in the stacked body. The first and second semiconductor regions having the above are locally formed at a depth reaching at least the inside of the first semiconductor layer from the surface side opposite to the semi-insulating semiconductor substrate side of the stacked body. Formed, and the first and second electrodes are provided on the first and second semiconductor regions, respectively, and the third electrode is provided on the fourth semiconductor layer, and thus the first and second electrodes are formed. The two semiconductor regions are used as a source region and a train region, and The region between the first and second semiconductor regions of the first semiconductor layer is n
A heterojunction field effect transistor, characterized in that it is used as a channel forming layer, and the first, second, and third electrodes are a source electrode, a drain electrode, and a gate electrode, respectively.
電界効果トランジスタにおいて 上記半絶縁性半導体基板がＧａＡｓでなり、 上記第１の半導体層がＧａＡｓでなり、 上記第２の半導体層がＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり、 上記第４の半導体層がＧｅまたはＩｎｙＧａ１−ｙＡｓ
（０＜ｙ＜１）でなることを特徴とするヘテロ接合型電
界効果トランジスタ。2. The heterojunction field effect transistor according to claim 1, wherein the semi-insulating semiconductor substrate is GaAs, the first semiconductor layer is GaAs, and the second semiconductor layer is Al x Ga 1-x As (0 <x <
1), wherein the fourth semiconductor layer is Ge or In y Ga 1-y As
A heterojunction field effect transistor characterized in that (0 <y <1).
ｎ型不純物のいずれもドープされていない、または十分
低いｐ型またはｎ型不純物濃度を有する第１の半導体層
と、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または十分低いｐ型またはｎ型不純物濃度を有
し且つ上記第１の半導体層に比し小さな電子親和力を有
する第２の半導体層とが、それらの順に積層されている
積層体が形成され、 上記積層体上に、上記第１及び第２の半導体層に比し高
いｎ型不純物濃度を有するとともに、少くとも上記第２
の半導体層側とは反対側が空乏層化していない厚さを有
し、且つ上記第１の半導体層に比し大なる電子親和力を
有する第４の半導体層が、上記第２の半導体層に接し
て、ストライプ状に、局部的に、形成され、 上記積層体内に、上記第４の半導体層を幅方向に挟んだ
両位置において、上記第１及び第２の半導体層に比し高
いｎ型不純物濃度を有する第１及び第２の半導体領域
が、上記積層体の上記半絶縁性半導体基板側とは反対側
の表面側から、少くとも上記第１の半導体層内に達する
深さに、局部的に、形成され、 上記第１及び第２の半導体領域上に第１及び第２の電極
がそれぞれ付され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記積層体の上記第１の
半導体層の上記第１及び第２の半導体領域間の領域をｎ
チャンネル形成用層とし、上記第１及び第２の電極をそ
れぞれソース電極及びドレイン電極とし、上記第４の半
導体層をゲート電極としていることを特徴とするヘテロ
接合型電界効果トランジスタ。3. A first semiconductor layer which is not doped with p-type impurities or n-type impurities or has a sufficiently low p-type or n-type impurity concentration on a semi-insulating semiconductor substrate, and p-type impurities. And a second semiconductor layer not doped with n-type impurities, or having a sufficiently low p-type or n-type impurity concentration and having a smaller electron affinity than the first semiconductor layer. A laminated body is formed by being laminated in order, and has an n-type impurity concentration higher than that of the first and second semiconductor layers and has at least the second layer on the laminated body.
A fourth semiconductor layer having a thickness not depleted on the side opposite to the semiconductor layer side and having a larger electron affinity than the first semiconductor layer is in contact with the second semiconductor layer. N-type impurities that are locally formed in a stripe shape and that are higher than the first and second semiconductor layers in both positions of the fourth semiconductor layer sandwiched in the width direction in the stacked body. The first and second semiconductor regions having a concentration are locally formed at a depth reaching at least the first semiconductor layer from the surface side of the stacked body opposite to the semi-insulating semiconductor substrate side. And a first electrode and a second electrode are provided on the first and second semiconductor regions, respectively. Therefore, the first and second semiconductor regions are used as a source region and a drain region, respectively. The first and second semiconductors of the first semiconductor layer of the body The area between the regions n
A heterojunction field effect transistor, comprising a channel forming layer, the first and second electrodes serving as a source electrode and a drain electrode, respectively, and the fourth semiconductor layer serving as a gate electrode.
電界効果トランジスタにおいて 上記半絶縁性半導体基板がＧａＡｓでなり、 上記第１の半導体層がＧａＡｓでなり、 上記第２の半導体層がＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり、 上記第４の半導体層がＧｅまたはＩｎｙＧａ１−ｙＡｓ
（０＜ｙ＜１）でなることを特徴とするヘテロ接合型電
界効果トランジスタ。4. The heterojunction field effect transistor according to claim 3, wherein the semi-insulating semiconductor substrate is GaAs, the first semiconductor layer is GaAs, and the second semiconductor layer is Al x Ga 1-x As (0 <x <
1), wherein the fourth semiconductor layer is Ge or In y Ga 1-y As
A heterojunction field effect transistor characterized in that (0 <y <1).
ｎ型不純物のいずれもドープされていない、または十分
低いｐ型またはｎ型不純物濃度を有する第１の半導体層
と、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または十分低いｐ型またはｎ型不純物濃度を有
し且つ上記第１の半導体層に比し小さな電子親和力を有
する第２の半導体層と、ｐ型不純物及びｎ型不純物のい
ずれもドープさせていない、または十分低いｐ型または
ｎ型不純物濃度を有し且つ上記第２の半導体層に比し大
きな電子親和力を有する第３の半導体層とが、それらの
順に積層されている積層体が形成され、 上記積層体上に、上記第１、第２及び第３の半導体層に
比し高いｎ型不純物濃度を有するとともに、少くとも上
記第２の半導体層側とは反対側が空乏層化していない厚
さを有し、且つ上記第１及び第３の半導体層に比し大き
な電子親和力を有する第４の半導体層が、ストライプ状
に、局部的に、形成され、 上記積層体内に、上記第４の半導体層を幅方向に挟んだ
両位置において、上記第１及び第２の半導体層に比し高
いｎ型不純物濃度を有する第１及び第２の半導体領域
が、上記積層体の上記半絶縁性半導体基板側とは反対側
の表面側から、少くとも上記第１の半導体層内に達する
深さに、局部的に、形成され、 上記第１及び第２の半導体領域上に第１及び第２の電極
がそれぞれ付され、 上記第４の半導体層上に第３の電極が付され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記積層体の上記第１の
半導体層の上記第１及び第２の半導体領域間の領域をｎ
チャンネル形成用層とし、上記第１、第２及び第３の電
極をそれぞれソース電極、ドレイン電極及びゲート電極
としていることを特徴とするヘテロ接合型電界効果トラ
ンジスタ。5. A semi-insulating semiconductor substrate on which neither p-type impurities nor n-type impurities are doped, or a first semiconductor layer having a sufficiently low p-type or n-type impurity concentration, and p-type impurities. And a n-type impurity, or a second semiconductor layer having a sufficiently low p-type or n-type impurity concentration and a smaller electron affinity than the first semiconductor layer, and a p-type impurity And a third semiconductor layer not doped with n-type impurities, or having a sufficiently low p-type or n-type impurity concentration and having a larger electron affinity than the second semiconductor layer. A laminated body that is laminated in order is formed, and has an n-type impurity concentration higher than that of the first, second, and third semiconductor layers on the laminated body, and has at least the second semiconductor layer side. The other side is A fourth semiconductor layer having a thickness not depleted and having a larger electron affinity than the first and third semiconductor layers is locally formed in a stripe shape, And at both positions sandwiching the fourth semiconductor layer in the width direction, the first and second semiconductor regions having a higher n-type impurity concentration than the first and second semiconductor layers have the stacked body. Is locally formed at a depth reaching at least the inside of the first semiconductor layer from the surface side opposite to the semi-insulating semiconductor substrate side, and is formed on the first and second semiconductor regions. A first electrode and a second electrode are provided, respectively, and a third electrode is provided on the fourth semiconductor layer, so that the first and second semiconductor regions serve as a source region and a drain region, respectively. The first and second semiconductors of the first semiconductor layer of the body N between regions
A heterojunction field effect transistor, characterized in that it is used as a channel forming layer, and the first, second and third electrodes are respectively a source electrode, a drain electrode and a gate electrode.
電界効果トランジスタにおいて、 上記半絶縁性半導体基板がＧａＡｓでなり、 上記第１の半導体層がＧａＡｓでなり、 上記第２の半導体層がＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり、 上記第４の半導体層がＧｅまたはＩｎｙＧａ１−ｙＡｓ
（０＜ｙ＜１）でなることを特徴とするヘテロ接合型電
界効果トランジスタ。6. The heterojunction field effect transistor according to claim 5, wherein the semi-insulating semiconductor substrate is made of GaAs, the first semiconductor layer is made of GaAs, and the second semiconductor layer is made of GaAs. Is Al x Ga 1-x As (0 <x <
1), wherein the fourth semiconductor layer is Ge or In y Ga 1-y As
A heterojunction field effect transistor characterized in that (0 <y <1).
電界効果トランジスタにおいて、 上記半絶縁性半導体基板がＧａＡｓでなり、 上記第１の半導体層がＧａＡｓでなり、 上記第２の半導体層がＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり、 上記第３の半導体層がＧａＡｓでなり、 上記第４の半導体層がＧｅまたはＩｎｙＧａ１−ｙＡｓ
（０＜ｙ＜１）でなることを特徴とするヘテロ接合型電
界効果トランジスタ。7. The heterojunction field effect transistor according to claim 5, wherein the semi-insulating semiconductor substrate is made of GaAs, the first semiconductor layer is made of GaAs, and the second semiconductor layer is made of GaAs. Is Al x Ga 1-x As (0 <x <
1), the third semiconductor layer is GaAs, and the fourth semiconductor layer is Ge or In y Ga 1-y As.
A heterojunction field effect transistor characterized in that (0 <y <1).
ｎ型不純物のいずれもドープされていない、または十分
低いｐ型またはｎ型不純物濃度を有する第１の半導体層
と、ｐ型不純物及びｎ型不純物のいずれもドープされて
いない、または十分低いｐ型またはｎ型不純物濃度を有
し且つ上記第１の半導体層に比し小さな電子親和力を有
する第２の半導体層と、ｐ型不純物及びｎ型不純物のい
ずれもドープさせていない、または十分低いｐ型または
ｎ型不純物濃度を有し且つ上記第２の半導体層に比し大
きな電子親和力を有する第３の半導体層とが、それらの
順に積層されている積層体が形成され、 上記積層体上に、上記第１、第２及び第３の半導体層に
比し高いｎ型不純物濃度を有するとともに、少くとも上
記第２の半導体層側とは反対側が空乏層化していない厚
さを有し、且つ上記第１及び第３の半導体層に比し大き
な電子親和力を有する第４の半導体層が、ストライプ状
に、局部的に、形成され、 上記積層体内に、上記第４の半導体層を幅方向に挟んだ
両位置において、上記第１及び第２の半導体層に比し高
いｎ型不純物濃度を有する第１及び第２の半導体領域
が、上記積層体の上記半絶縁性半導体基板側とは反対側
の表面側から、少くとも上記第１の半導体層内に達する
深さに、局部的に、形成され、 上記第１及び第２の半導体領域上に第１及び第２の電極
がそれぞれ付され、 よって、上記第１及び第２の半導体領域をそれぞれソー
ス領域及びドレイン領域とし、上記積層体の上記第１の
半導体層の上記第１及び第２の半導体領域間の領域をｎ
チャンネル形成用層とし、上記第１及び第２の電極をそ
れぞれソース電極及びドレイン電極とし、上記第４の半
導体層をゲート電極としていることを特徴とするヘテロ
接合型電界効果トランジスタ。8. A semi-insulating semiconductor substrate on which neither p-type impurities nor n-type impurities are doped, or a first semiconductor layer having a sufficiently low p-type or n-type impurity concentration, and p-type impurities. And a n-type impurity, or a second semiconductor layer having a sufficiently low p-type or n-type impurity concentration and a smaller electron affinity than the first semiconductor layer, and a p-type impurity And a third semiconductor layer not doped with n-type impurities, or having a sufficiently low p-type or n-type impurity concentration and having a larger electron affinity than the second semiconductor layer. A laminated body that is laminated in order is formed, and has an n-type impurity concentration higher than that of the first, second, and third semiconductor layers on the laminated body, and has at least the second semiconductor layer side. The other side is A fourth semiconductor layer having a thickness not depleted and having a larger electron affinity than the first and third semiconductor layers is locally formed in a stripe shape, And at both positions sandwiching the fourth semiconductor layer in the width direction, the first and second semiconductor regions having a higher n-type impurity concentration than the first and second semiconductor layers have the stacked body. Is locally formed at a depth reaching at least the inside of the first semiconductor layer from the surface side opposite to the semi-insulating semiconductor substrate side, and is formed on the first and second semiconductor regions. A first electrode and a second electrode are attached respectively, and thus the first and second semiconductor regions are respectively a source region and a drain region, and the first and second semiconductor layers of the first semiconductor layer of the stacked body are provided. N between the semiconductor regions
A heterojunction field effect transistor, comprising a channel forming layer, the first and second electrodes serving as a source electrode and a drain electrode, respectively, and the fourth semiconductor layer serving as a gate electrode.
電界効果トランジスタにおいて、 上記半絶縁性半導体基板がＧａＡｓでなり、 上記第１の半導体層がＧａＡｓでなり、 上記第２の半導体層がＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり、 上記第４の半導体層がＧｅまたはＩｎｙＧａ１−ｙＡｓ
（０＜ｙ＜１）でなることを特徴とするヘテロ接合型電
界効果トランジスタ。9. The heterojunction field effect transistor according to claim 8, wherein the semi-insulating semiconductor substrate is GaAs, the first semiconductor layer is GaAs, and the second semiconductor layer is Is Al x Ga 1-x As (0 <x <
1), wherein the fourth semiconductor layer is Ge or In y Ga 1-y As
A heterojunction field effect transistor characterized in that (0 <y <1).
型電界効果トランジスタにおいて、 上記半絶縁性半導体基板がＧａＡｓでなり、 上記第１の半導体層がＧａＡｓでなり、 上記第２の半導体層がＡｌｘＧａ１−ｘＡｓ（０＜ｘ＜
１）でなり、 上記第３の半導体層がＧａＡｓでなり、 上記第４の半導体層がＧｅまたはＩｎｙＧａ１−ｙＡｓ
（０＜ｙ＜１）でなることを特徴とするヘテロ接合型電
界効果トランジスタ。10. The heterojunction field effect transistor according to claim 8, wherein the semi-insulating semiconductor substrate is made of GaAs, the first semiconductor layer is made of GaAs, and the second semiconductor layer is made of GaAs. Is Al x Ga 1-x As (0 <x <
1), the third semiconductor layer is GaAs, and the fourth semiconductor layer is Ge or In y Ga 1-y As.
A heterojunction field effect transistor characterized in that (0 <y <1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031254A JPH0666338B2 (en) | 1985-02-19 | 1985-02-19 | Heterojunction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031254A JPH0666338B2 (en) | 1985-02-19 | 1985-02-19 | Heterojunction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190988A JPS61190988A (en) | 1986-08-25 |
| JPH0666338B2 true JPH0666338B2 (en) | 1994-08-24 |
Family
ID=12326220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60031254A Expired - Lifetime JPH0666338B2 (en) | 1985-02-19 | 1985-02-19 | Heterojunction field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666338B2 (en) |
-
1985
- 1985-02-19 JP JP60031254A patent/JPH0666338B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61190988A (en) | 1986-08-25 |
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| EXPY | Cancellation because of completion of term |