JPH067555B2 - マルチセル型トランジスタ - Google Patents
マルチセル型トランジスタInfo
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- JPH067555B2 JPH067555B2 JP1177406A JP17740689A JPH067555B2 JP H067555 B2 JPH067555 B2 JP H067555B2 JP 1177406 A JP1177406 A JP 1177406A JP 17740689 A JP17740689 A JP 17740689A JP H067555 B2 JPH067555 B2 JP H067555B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチセル型トランジスタの構造に関する。
トランジスタの大電流化、高速スイツチング化、高周波
化を図るために、微細な単位トランジスタ領域（セル）
を多数個形成したトランジスタ、いわゆるマルチセル型
トランジスタは既に製品化されている。第９図〜第１１
図はマルチセル型トランジスタの１種であるマルチエミ
ツタ理シリコントランジスタを示す。この第９図〜第１
１図において、１はn+型コレクタ低抵抗領域、２はｎ型
コレクタ高抵抗領域、３はｐ型ベース領域、４はn+型単
位エミッタ領域、５はSiO2膜から成る絶縁膜、６は絶縁
膜５に形成されたベース接続用開孔、７は絶縁膜５に形
成されたエミツタ接続用開孔、８はベース領域３への接
続部と配線部を示すAlのベース電極、９はエミツタ領域
４への接続部と配線部を示すAlのエミツタ電極、１０は
TiとNiの２層から成るコレクタ電極である。
化を図るために、微細な単位トランジスタ領域（セル）
を多数個形成したトランジスタ、いわゆるマルチセル型
トランジスタは既に製品化されている。第９図〜第１１
図はマルチセル型トランジスタの１種であるマルチエミ
ツタ理シリコントランジスタを示す。この第９図〜第１
１図において、１はn+型コレクタ低抵抗領域、２はｎ型
コレクタ高抵抗領域、３はｐ型ベース領域、４はn+型単
位エミッタ領域、５はSiO2膜から成る絶縁膜、６は絶縁
膜５に形成されたベース接続用開孔、７は絶縁膜５に形
成されたエミツタ接続用開孔、８はベース領域３への接
続部と配線部を示すAlのベース電極、９はエミツタ領域
４への接続部と配線部を示すAlのエミツタ電極、１０は
TiとNiの２層から成るコレクタ電極である。
コレクタ低抵抗領域１、コレクタ高抵抗領域２、ベース
領域３は順次に隣接する３層構造に配置され、エミツタ
領域４はベース領域３の中に島状に多数配置されてい
る。従つて、このトランジスタは、多数のエミツタ領域
４に対応する多数の単位トランジスタ領域（セル）の集
合体である。この従来のマルチエミツトランジスタにお
いては、単位エミツタ領域４が環状に形成され、この外
周にベース領域３が配置されていると共に、この中央部
にもベース領域３が配置されている。ベース領域３及び
エミツタ領域４の表面は、それぞれの接続用開孔６、７
を除いて絶縁膜５で被覆されている。ベース接続用開孔
６は外周が略四角形の単位エミツタ領域４の４隅の近
傍、即ち互いに隣接する４つの単位エミツタ領域４の略
中央に配置されている。
領域３は順次に隣接する３層構造に配置され、エミツタ
領域４はベース領域３の中に島状に多数配置されてい
る。従つて、このトランジスタは、多数のエミツタ領域
４に対応する多数の単位トランジスタ領域（セル）の集
合体である。この従来のマルチエミツトランジスタにお
いては、単位エミツタ領域４が環状に形成され、この外
周にベース領域３が配置されていると共に、この中央部
にもベース領域３が配置されている。ベース領域３及び
エミツタ領域４の表面は、それぞれの接続用開孔６、７
を除いて絶縁膜５で被覆されている。ベース接続用開孔
６は外周が略四角形の単位エミツタ領域４の４隅の近
傍、即ち互いに隣接する４つの単位エミツタ領域４の略
中央に配置されている。
斜線を付して示すベース電極８はエミツタ領域４の相互
間のベース領域３の上を通るようにストライプ状に設け
られ、接続用開孔６を通してベース領域３に接続されて
いる。斜線を付して示すエミツタ電極９は、ベース電極
８に平行に配置され、各エミツタ領域４の上を通つてい
る。エミツタ接続用開孔７は、エミツタ電極９が延びる
方向に沿つて単位エミツタ領域４当り２個設けられ、単
位エミツタ領域４はこの２つの接続用開孔７でエミツタ
電極９に接続されている。なお、この例では単位エミツ
タ領域４の４隅に近接する４つのベース接続用開孔６の
中心間を結ぶ４本の直線によつて囲まれた領域が単位ト
ランジスタ領域となる。
間のベース領域３の上を通るようにストライプ状に設け
られ、接続用開孔６を通してベース領域３に接続されて
いる。斜線を付して示すエミツタ電極９は、ベース電極
８に平行に配置され、各エミツタ領域４の上を通つてい
る。エミツタ接続用開孔７は、エミツタ電極９が延びる
方向に沿つて単位エミツタ領域４当り２個設けられ、単
位エミツタ領域４はこの２つの接続用開孔７でエミツタ
電極９に接続されている。なお、この例では単位エミツ
タ領域４の４隅に近接する４つのベース接続用開孔６の
中心間を結ぶ４本の直線によつて囲まれた領域が単位ト
ランジスタ領域となる。
第９図〜第１１図に示す従来のトランジスタでは、エミ
ツタボンデイングパツド部（図示せず）近傍の単位トラ
ンジスタ領域が逆バイアス二次破壊を起こし易い。この
現象は、エミツタ電極９とベース電極８の配線抵抗に起
因して発生する。即ち、エミツタボンデイングパツド部
近傍の単位トランジスタ領域では、エミツタ電極９の配
線抵抗が小さいために、オン状態でのエミツタ・ベース
間順バイアス電圧が実効的に大きくなつてエミツタ電流
密度が高い。しかも、エミツタボンデイングパツド部近
傍の単位トランジスタ領域では、ベース電極８の配線抵
抗が大きいためにエミツタ・ベース間に逆バイアス電圧
を加えてターンオフさせるときにベース逆バイアス電流
を引出し難く、ターンオフが遅れてエミツタ電流が集中
する。これらの相乗効果によつて、マルチセル型トラン
ジスタでは、エミツタボンデイングパツド部近傍の単位
トランジスタ領域が焼損して二次破壊を起こすことが多
い。
ツタボンデイングパツド部（図示せず）近傍の単位トラ
ンジスタ領域が逆バイアス二次破壊を起こし易い。この
現象は、エミツタ電極９とベース電極８の配線抵抗に起
因して発生する。即ち、エミツタボンデイングパツド部
近傍の単位トランジスタ領域では、エミツタ電極９の配
線抵抗が小さいために、オン状態でのエミツタ・ベース
間順バイアス電圧が実効的に大きくなつてエミツタ電流
密度が高い。しかも、エミツタボンデイングパツド部近
傍の単位トランジスタ領域では、ベース電極８の配線抵
抗が大きいためにエミツタ・ベース間に逆バイアス電圧
を加えてターンオフさせるときにベース逆バイアス電流
を引出し難く、ターンオフが遅れてエミツタ電流が集中
する。これらの相乗効果によつて、マルチセル型トラン
ジスタでは、エミツタボンデイングパツド部近傍の単位
トランジスタ領域が焼損して二次破壊を起こすことが多
い。
これに対する対策としては、各単位トランジスタ領域の
エミツタ領域４に直列にエミツタ安定化抵抗を付与する
構造が広く採用されている。エミツタ安定化抵抗は、エ
ミツタ領域４の上部の絶縁膜５の上に多結晶シリコン層
を配設した構造が一般的である。エミツタ安定化抵抗を
エミツタ電極９の配線抵抗を無視できる程度の値に選ぶ
ことにより、エミツタボンデイングパツド部近傍の単位
トランジスタ領域の焼損が起こり易いという問題は著し
く改善される。しかしながら、エミツタ安定化抵抗を配
設することによつて、製造工程が増加し、構造が複雑化
するために、コストアツプとなつてしまう。
エミツタ領域４に直列にエミツタ安定化抵抗を付与する
構造が広く採用されている。エミツタ安定化抵抗は、エ
ミツタ領域４の上部の絶縁膜５の上に多結晶シリコン層
を配設した構造が一般的である。エミツタ安定化抵抗を
エミツタ電極９の配線抵抗を無視できる程度の値に選ぶ
ことにより、エミツタボンデイングパツド部近傍の単位
トランジスタ領域の焼損が起こり易いという問題は著し
く改善される。しかしながら、エミツタ安定化抵抗を配
設することによつて、製造工程が増加し、構造が複雑化
するために、コストアツプとなつてしまう。
エミッタボンディングパッド部の近傍における破壊を防
ぐためにエミッタ領域にエミッタ電極を接続するために
絶縁膜に設ける開孔の大きさをエミッタボンディングパ
ッド部の近くで小さくすることが例えば実開昭５８−３
４７５１号公報で知られている。しかし、半導体基板
（チップ）の面積を有効に使用して小型化を図ることが
できると共に破壊を防止することができるマルチセル型
トランジスタはまだ提案されていない。
ぐためにエミッタ領域にエミッタ電極を接続するために
絶縁膜に設ける開孔の大きさをエミッタボンディングパ
ッド部の近くで小さくすることが例えば実開昭５８−３
４７５１号公報で知られている。しかし、半導体基板
（チップ）の面積を有効に使用して小型化を図ることが
できると共に破壊を防止することができるマルチセル型
トランジスタはまだ提案されていない。
そこで、本発明の目的は小型化を達成することができる
と共に破壊に強いマルチセル型トランジスタを提供する
ことにある。
と共に破壊に強いマルチセル型トランジスタを提供する
ことにある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、コレクタ領域とベース領
域とエミッタ領域とから成る単位トランジスタ領域が多
数個設けられている半導体基板２０と、前記半導体基板
２０の平面形状が四角形の表面１２に設けられた絶縁膜
５と、前記絶縁膜５に設けられた開孔７を介して前記多
数個の単位トランジスタのエミッタ領域にそれぞれ接続
されたエミッ電極９と、前記絶縁膜５に設けられた開孔
６を介して前記多数個の単位トランジスタのベース領域
にそれぞれ接続されたベース電極８と、前記半導体基板
の裏面に設けられたコレクタ電極１０とから成るマルチ
セル型トランジスタにおいて、前記多数個の単位トラン
ジスタは前記半導体基板２０の四角形の表面１２の対向
する第１及び第２の辺２１、２２に対してそれぞれ平行
に延びる複数の仮想直線上に同一個数に分けて配置さ
れ、前記複数の仮想直線上には複数個の単位トランジス
タがそれぞれ配置され、前記エミッタ電極９は、前記第
１及び第２の辺２１、２２に対して直角な第３の辺２３
に沿って延びる幅広のエミッタボンディングパッド部９
ａと、前記第３の辺２３に沿って延び且つ前記エミッタ
ボンディングパッド部９ａに接続され且つ前記エミッタ
ボンディングパッド部９ａよりも狭い幅を有しているエ
ミッタ共通接続部９ｄと、前記エミッタボンディングパ
ッド部９ａに接続され且つ前記仮想直線に沿って設けら
れた複数の第１のエミッタ配線部９ｃ１と、前記エミッ
タ共通接続部９ｄに接続され且つ前記仮想直線に沿って
設けられた複数の第２のエミッタ配線部９ｃ２とから成
り、前記複数個の単位トランジスタのエミッタ領域は前
記開孔７を介して前記第１及び第２のエミッタ配線部９
ｃ１、９ｃ２に接続され、前記ベース電極８は前記第３
の辺２３に対向する第４の辺２４に沿って延び且つ前記
エミッタ共通接続部９ｄに対向しているベースボンディ
ングパッド部８ａと、前記ベースボンディングパッド部
８ａに接続され且つ前記第４の辺２４に沿って延び且つ
前記エミッタボンディングパッド部９ａに対向している
ベース共通接続部８ｄと、前記ベース共通接続部８ｄに
接続され且つ前記第１のエミッタ配線部９ｃ１に平行に
延びている複数の第１のベース配線部８ｃ１と、前記ベ
ースボンディングパッド部８ａに接続され且つ前記第２
のエミッタ配線部９ｃ２に平行に延びている第２のベー
スの配線部８ｃ２とから成り、前記第１及び第２のエミ
ッタ配線部９ｃ１、９ｃ２における前記エミッタ接続用
開孔７の面積が前記エミッタボンディングパッド部９ａ
から遠ざかるにつれて大きくなるように設定されてお
り、前記複数の第１のエミッタ配線部９ｃ１の中で前記
第１の辺２１に最も近いものの下の前記絶縁膜５に設け
られた複数の前記エミッタ接続用開孔７の面積が少なく
とも２段階に変化し、前記複数の第２のエミッタ配線部
９ｃ２の中で前記第２の辺２２に最も近いものの下の前
記絶縁膜５に設けられた複数の前記エミッタ接続用開孔
７の面積が少なくとも３段階に変化していると共に前記
第１の辺２１に最も近い前記第１のエミッタ配線部９ｃ
１の下の前記エミッタ接続用開孔の面積との間に差を有
していることを特徴とするマルチセル型トランジスタに
係わるものである。
の符号を参照して説明すると、コレクタ領域とベース領
域とエミッタ領域とから成る単位トランジスタ領域が多
数個設けられている半導体基板２０と、前記半導体基板
２０の平面形状が四角形の表面１２に設けられた絶縁膜
５と、前記絶縁膜５に設けられた開孔７を介して前記多
数個の単位トランジスタのエミッタ領域にそれぞれ接続
されたエミッ電極９と、前記絶縁膜５に設けられた開孔
６を介して前記多数個の単位トランジスタのベース領域
にそれぞれ接続されたベース電極８と、前記半導体基板
の裏面に設けられたコレクタ電極１０とから成るマルチ
セル型トランジスタにおいて、前記多数個の単位トラン
ジスタは前記半導体基板２０の四角形の表面１２の対向
する第１及び第２の辺２１、２２に対してそれぞれ平行
に延びる複数の仮想直線上に同一個数に分けて配置さ
れ、前記複数の仮想直線上には複数個の単位トランジス
タがそれぞれ配置され、前記エミッタ電極９は、前記第
１及び第２の辺２１、２２に対して直角な第３の辺２３
に沿って延びる幅広のエミッタボンディングパッド部９
ａと、前記第３の辺２３に沿って延び且つ前記エミッタ
ボンディングパッド部９ａに接続され且つ前記エミッタ
ボンディングパッド部９ａよりも狭い幅を有しているエ
ミッタ共通接続部９ｄと、前記エミッタボンディングパ
ッド部９ａに接続され且つ前記仮想直線に沿って設けら
れた複数の第１のエミッタ配線部９ｃ１と、前記エミッ
タ共通接続部９ｄに接続され且つ前記仮想直線に沿って
設けられた複数の第２のエミッタ配線部９ｃ２とから成
り、前記複数個の単位トランジスタのエミッタ領域は前
記開孔７を介して前記第１及び第２のエミッタ配線部９
ｃ１、９ｃ２に接続され、前記ベース電極８は前記第３
の辺２３に対向する第４の辺２４に沿って延び且つ前記
エミッタ共通接続部９ｄに対向しているベースボンディ
ングパッド部８ａと、前記ベースボンディングパッド部
８ａに接続され且つ前記第４の辺２４に沿って延び且つ
前記エミッタボンディングパッド部９ａに対向している
ベース共通接続部８ｄと、前記ベース共通接続部８ｄに
接続され且つ前記第１のエミッタ配線部９ｃ１に平行に
延びている複数の第１のベース配線部８ｃ１と、前記ベ
ースボンディングパッド部８ａに接続され且つ前記第２
のエミッタ配線部９ｃ２に平行に延びている第２のベー
スの配線部８ｃ２とから成り、前記第１及び第２のエミ
ッタ配線部９ｃ１、９ｃ２における前記エミッタ接続用
開孔７の面積が前記エミッタボンディングパッド部９ａ
から遠ざかるにつれて大きくなるように設定されてお
り、前記複数の第１のエミッタ配線部９ｃ１の中で前記
第１の辺２１に最も近いものの下の前記絶縁膜５に設け
られた複数の前記エミッタ接続用開孔７の面積が少なく
とも２段階に変化し、前記複数の第２のエミッタ配線部
９ｃ２の中で前記第２の辺２２に最も近いものの下の前
記絶縁膜５に設けられた複数の前記エミッタ接続用開孔
７の面積が少なくとも３段階に変化していると共に前記
第１の辺２１に最も近い前記第１のエミッタ配線部９ｃ
１の下の前記エミッタ接続用開孔の面積との間に差を有
していることを特徴とするマルチセル型トランジスタに
係わるものである。
［作用及び効果］ 本発明は次の作用効果を有する。
（イ） 幅広のエミッタボンディングパッド部９ａを幅
狭のベース共通接続部８ｄに対向配置し、幅広のベース
ボンディングパッド部８ａを幅狭のエミッタ共通接続部
９ｄに対向配置したので、複数の仮想直線に同一個数の
単位トランジスタを配置することができ、多数の単位ト
ランジスタを規則的に配置することができる。即ち、無
駄の少ない状態に単位トランジスタを配置して小型化を
図ることができる。
狭のベース共通接続部８ｄに対向配置し、幅広のベース
ボンディングパッド部８ａを幅狭のエミッタ共通接続部
９ｄに対向配置したので、複数の仮想直線に同一個数の
単位トランジスタを配置することができ、多数の単位ト
ランジスタを規則的に配置することができる。即ち、無
駄の少ない状態に単位トランジスタを配置して小型化を
図ることができる。
（ロ） 第１の辺２１に最も近い第１のエミッタ配線部
９ｃ１と第２の辺２２に最も近い第２のエミッタ配線部
９ｃ２において開孔７の状態に差をつけることにより、
幅狭のエミッタ共通接続部９ｄの抵抗を補償し、多数個
の単位トランジスタの動作の均一性を確保し、破壊しに
くいマルチセル型トランジスタを提供することができ
る。
９ｃ１と第２の辺２２に最も近い第２のエミッタ配線部
９ｃ２において開孔７の状態に差をつけることにより、
幅狭のエミッタ共通接続部９ｄの抵抗を補償し、多数個
の単位トランジスタの動作の均一性を確保し、破壊しに
くいマルチセル型トランジスタを提供することができ
る。
〔第１の実施例〕 次に、第１図〜第４図に示す本発明の第１の実施例に係
わるマルチエミツタ型トランジスタを説明する。但し、
第１図〜第４図において、符号１〜１０で示すものは、
第９図〜第１１図で同一符号で示すものと実質的に同一
であるので、その説明を省略する。この実施例では、平
面形状略四角形のエミツタ領域４の中央部にベース領域
３が露出していない。従つて、エミツタ領域４は非環状
である。エミツタ領域４の中央部の下即ちエミツタ領域
４の中央部とベース領域３との間に、ベース領域３より
高不純物濃度のp+型低抵抗領域１１が設けられている。
準ベース領域又は低抵抗ベース領域と呼ぶことができる
p+型低抵抗領域１１は、高速スイツチング特性を向上さ
せ、逆バイアス二次破壊耐量を増大させ、エミツタ接続
用開孔７の設計の自由度を高め、更には高電流領域での
特性を向上させる。
わるマルチエミツタ型トランジスタを説明する。但し、
第１図〜第４図において、符号１〜１０で示すものは、
第９図〜第１１図で同一符号で示すものと実質的に同一
であるので、その説明を省略する。この実施例では、平
面形状略四角形のエミツタ領域４の中央部にベース領域
３が露出していない。従つて、エミツタ領域４は非環状
である。エミツタ領域４の中央部の下即ちエミツタ領域
４の中央部とベース領域３との間に、ベース領域３より
高不純物濃度のp+型低抵抗領域１１が設けられている。
準ベース領域又は低抵抗ベース領域と呼ぶことができる
p+型低抵抗領域１１は、高速スイツチング特性を向上さ
せ、逆バイアス二次破壊耐量を増大させ、エミツタ接続
用開孔７の設計の自由度を高め、更には高電流領域での
特性を向上させる。
このp+型低抵抗領域１１は、絶縁膜５側のシリコン基板
表面１２からの不純物拡散によりベース領域３を形成し
た後に、表面１２からベース拡散よりも高濃度に不純物
拡散を行つて設けたものであり、ｎ型高抵抗コレクタ領
域２に到達していない。エミツタ領域４はp+型低抵抗領
域１１よりも高い不純物濃度の拡散を行うことにより形
成されている。p+型低抵抗領域１１を形成するための拡
散工程の後に、エミツタ領域４を形成する拡散を行う
と、エミツタ領域４は、厳密には、p+型低抵抗領域１１
と隣接する部分でこの囲りよりもわずかに浅く形成され
るが、同一深さに示されている。
表面１２からの不純物拡散によりベース領域３を形成し
た後に、表面１２からベース拡散よりも高濃度に不純物
拡散を行つて設けたものであり、ｎ型高抵抗コレクタ領
域２に到達していない。エミツタ領域４はp+型低抵抗領
域１１よりも高い不純物濃度の拡散を行うことにより形
成されている。p+型低抵抗領域１１を形成するための拡
散工程の後に、エミツタ領域４を形成する拡散を行う
と、エミツタ領域４は、厳密には、p+型低抵抗領域１１
と隣接する部分でこの囲りよりもわずかに浅く形成され
るが、同一深さに示されている。
エミツタ接続用開孔７は、第２図及び第３図から明らか
な如く、単位トランジスタ領域即ち単位エミツタ領域４
の中央に設けられ、p+型低抵抗領域１１と同心状に配置
されている。なお、このエミツタ接続用開孔７の平面的
大きさはp+型低抵抗領域１１よりも小さい。
な如く、単位トランジスタ領域即ち単位エミツタ領域４
の中央に設けられ、p+型低抵抗領域１１と同心状に配置
されている。なお、このエミツタ接続用開孔７の平面的
大きさはp+型低抵抗領域１１よりも小さい。
第１図はチツプ全体を示す。図では、複雑化を避けるた
めに２４個の単位エミツタ領域４が示されているが、実
際には１００個以上の単位エミツタ領域４を形成する場
合が多い。ベース電極８とエミツタ電極９は交互に並置
されており、それぞれベースボンデイングパツド部８ａ
とエミツタボンデイングパツド部９ａに導かれている。
エミツタ電極９は、エミツタボンデイングパツド部９ａ
と、およそエミツタ接続用開孔７に形成されている部分
であるエミツタ領域接続部９ｂと、エミツタ領域接続部
９ｂを共通接続してエミツタボンデイングパツド部９ａ
に導いている配線部９ｃとを含む。第１図のベース電極
８及びエミッタ電極９のパターンを更に詳しく説明する
と、四角形の表面を有する半導体基板２０の第１及び第
２の辺２１、２２に対して平行な仮想直線Ｌ１〜Ｌ６に
沿って単位トランジスタが配列されている。ベース電極
８は第４の辺２４に沿って延びる幅広のベースボンディ
ングパッド部８ａ及び幅狭のベース共通接続部８ｄと、
第１及び第２の辺２１、２２に平行に延びる第１及び第
２のベース配線部８ｃ１、８ｃ２とから成る。エミッタ
電極９は第３の辺２３に沿って延びる幅広のエミッタボ
ンディングパッド部９ａ及び幅狭のエミッタ共通接続部
９ｄと、第１及び第２の辺に平行に延びる第１及び第２
のエミッタ配線部９ｃ１、９ｃ２とから成る。エミッタ
ボンディングパッド部９ａはベース共通接続部８ｄに対
向し、パッド接続部８ａはエミッタ共通接続部９ｄに対
向している。エミツタ接続用開孔７の大きさは、全部の
単位エミツタ領域４で同一ではなく、エミツタ電極９の
個々の配線において、エミツタボンデイングパツド部９
ａから遠ざかるにつれて大きくなる傾向を持つように設
計されている。ここでは、エミツタ接続用開孔７の面積
を大中小の３段階に設定し、第４図左側の４本のエミツ
タ電極９については、個々の配線に沿つて中小の２段階
に面積を変え、右側の２本のエミツタ電極９について
は、個々の配線に沿つて大中小の３段階に面積を変えて
いる。なお、多数のエミツタ電極９の１部においては配
線に沿つてエミツタ接続用開孔７の面積を変えないで一
定としてもよい。
めに２４個の単位エミツタ領域４が示されているが、実
際には１００個以上の単位エミツタ領域４を形成する場
合が多い。ベース電極８とエミツタ電極９は交互に並置
されており、それぞれベースボンデイングパツド部８ａ
とエミツタボンデイングパツド部９ａに導かれている。
エミツタ電極９は、エミツタボンデイングパツド部９ａ
と、およそエミツタ接続用開孔７に形成されている部分
であるエミツタ領域接続部９ｂと、エミツタ領域接続部
９ｂを共通接続してエミツタボンデイングパツド部９ａ
に導いている配線部９ｃとを含む。第１図のベース電極
８及びエミッタ電極９のパターンを更に詳しく説明する
と、四角形の表面を有する半導体基板２０の第１及び第
２の辺２１、２２に対して平行な仮想直線Ｌ１〜Ｌ６に
沿って単位トランジスタが配列されている。ベース電極
８は第４の辺２４に沿って延びる幅広のベースボンディ
ングパッド部８ａ及び幅狭のベース共通接続部８ｄと、
第１及び第２の辺２１、２２に平行に延びる第１及び第
２のベース配線部８ｃ１、８ｃ２とから成る。エミッタ
電極９は第３の辺２３に沿って延びる幅広のエミッタボ
ンディングパッド部９ａ及び幅狭のエミッタ共通接続部
９ｄと、第１及び第２の辺に平行に延びる第１及び第２
のエミッタ配線部９ｃ１、９ｃ２とから成る。エミッタ
ボンディングパッド部９ａはベース共通接続部８ｄに対
向し、パッド接続部８ａはエミッタ共通接続部９ｄに対
向している。エミツタ接続用開孔７の大きさは、全部の
単位エミツタ領域４で同一ではなく、エミツタ電極９の
個々の配線において、エミツタボンデイングパツド部９
ａから遠ざかるにつれて大きくなる傾向を持つように設
計されている。ここでは、エミツタ接続用開孔７の面積
を大中小の３段階に設定し、第４図左側の４本のエミツ
タ電極９については、個々の配線に沿つて中小の２段階
に面積を変え、右側の２本のエミツタ電極９について
は、個々の配線に沿つて大中小の３段階に面積を変えて
いる。なお、多数のエミツタ電極９の１部においては配
線に沿つてエミツタ接続用開孔７の面積を変えないで一
定としてもよい。
このようにエミツタ接続用開孔７の面積を不均一に形成
すると、エミツタ電極９及びベース電極８の配線抵抗に
よつて単位エミツタ領域４の動作が不均一になることを
補償することができる。即ち、エミツタボンデイングパ
ツド部９ａ近傍の単位エミツタ領域４が破壊し易いとい
う従来の欠点は大幅に軽減され、逆バイアス二次破壊耐
量が向上する。また、フオトリソグラフイ工程のマスク
パターンを変更するだけで済むので、製造工程の増加や
構造の複雑化とは無縁である。多結晶シリコン等で比較
的大きなエミツタ安定化抵抗を付加する方式ではないの
で、エミツタ安定化抵抗での電力損失が生じない分、電
力損失の面でも有利である。なお、本発明の構造は、順
バイアス二次破壊耐量の向上策としても有効である。な
お、エミツタ接続用開孔７の面積調整は、エミツタ領域
４の中央にベース領域３を露出させずに、エミツタ領域
４の表面積を大きくし、かつエミツタ接続用開孔７を中
央に配置したので、容易に達成される。
すると、エミツタ電極９及びベース電極８の配線抵抗に
よつて単位エミツタ領域４の動作が不均一になることを
補償することができる。即ち、エミツタボンデイングパ
ツド部９ａ近傍の単位エミツタ領域４が破壊し易いとい
う従来の欠点は大幅に軽減され、逆バイアス二次破壊耐
量が向上する。また、フオトリソグラフイ工程のマスク
パターンを変更するだけで済むので、製造工程の増加や
構造の複雑化とは無縁である。多結晶シリコン等で比較
的大きなエミツタ安定化抵抗を付加する方式ではないの
で、エミツタ安定化抵抗での電力損失が生じない分、電
力損失の面でも有利である。なお、本発明の構造は、順
バイアス二次破壊耐量の向上策としても有効である。な
お、エミツタ接続用開孔７の面積調整は、エミツタ領域
４の中央にベース領域３を露出させずに、エミツタ領域
４の表面積を大きくし、かつエミツタ接続用開孔７を中
央に配置したので、容易に達成される。
〔第２の実施例〕 次に、第５図〜第８図に示す本発明の第２の実施例に係
わるマルチセル型トランジスタのもう一つのタイプであ
るベースアイランド型トランジスタ（メツシユエミツタ
型トランジスタ）を説明する。但し、符号１〜１２で示
す部分は、第９図〜第１１図及び第１図〜第４図で同一
符号で示すものと実質的に同一であるので、その説明を
省略する。ベースアイランド型トランジスタは、第５図
及び第７図から明らかな如く、ベース領域３が表面１２
に複数個島状に露出し、それらの間をエミツタ領域４が
メツシユ状に走つている。単位トランジスタ領域は、１
つのエミツタ接続用開孔７に近接する４つのベース接続
用開孔６に囲まれた領域である。従つて、単位トランジ
スタ領域の中央部は、表面１２において縦横に走るエミ
ツタ領域４の交差点の中央部となる。p+型低抵抗領域１
１及びエミツタ接続用開孔７は、第１の実施例と同様な
理由で単位トランジスタ即ち単位エミツタ領域４の中央
部に配置されている。なお、この例では第８図から明ら
かな如く、エミツタ接続用開孔７の面積をエミツタ電極
９の個々の配線に沿つて連続的に変化させている。この
例でも、面積が不均一になるようにエミツタ接続用開孔
７を形成したことにより、二次破壊耐量が向上する。製
造工程の増加も構造の複雑化も電力損失の増大も実質的
に生じない。
わるマルチセル型トランジスタのもう一つのタイプであ
るベースアイランド型トランジスタ（メツシユエミツタ
型トランジスタ）を説明する。但し、符号１〜１２で示
す部分は、第９図〜第１１図及び第１図〜第４図で同一
符号で示すものと実質的に同一であるので、その説明を
省略する。ベースアイランド型トランジスタは、第５図
及び第７図から明らかな如く、ベース領域３が表面１２
に複数個島状に露出し、それらの間をエミツタ領域４が
メツシユ状に走つている。単位トランジスタ領域は、１
つのエミツタ接続用開孔７に近接する４つのベース接続
用開孔６に囲まれた領域である。従つて、単位トランジ
スタ領域の中央部は、表面１２において縦横に走るエミ
ツタ領域４の交差点の中央部となる。p+型低抵抗領域１
１及びエミツタ接続用開孔７は、第１の実施例と同様な
理由で単位トランジスタ即ち単位エミツタ領域４の中央
部に配置されている。なお、この例では第８図から明ら
かな如く、エミツタ接続用開孔７の面積をエミツタ電極
９の個々の配線に沿つて連続的に変化させている。この
例でも、面積が不均一になるようにエミツタ接続用開孔
７を形成したことにより、二次破壊耐量が向上する。製
造工程の増加も構造の複雑化も電力損失の増大も実質的
に生じない。
なお、本発明は上述の二つの実施例に限定されるもので
はなく、本発明の趣旨の範囲で種々の変形応用が可能で
ある。
はなく、本発明の趣旨の範囲で種々の変形応用が可能で
ある。
第１図は本発明の第１の実施例に係わるマルチエミツタ
型トランジスタの全部を示す平面図、 第２図は第１の実施例のトランジスタの一部を示す平面
図、 第３図は第２図のIII−III線の部分を示す断面図、 第４図は第２図のIV−IV線の部分を示す断面図、 第５図は本発明の第２の実施例に係わるベースアイラン
ド型トランジスタの一部を示す平面図、 第６図は第５図のVI−VI線の部分を示す断面図、 第７図は第５図のVII−VII線の部分を示す断面図、 第８図は第２の実施例のトランジスタの全部を示す平面
図、 第９図は従来のマルチエミツタトランジスタの一部を示
す平面図、 第１０図は第９図のＸ−Ｘ線の部分を示す断面図、 第１１図は第９図のXI−XI線の部分を示す断面図であ
る。 １、２…コレクタ領域、３…ベース領域、４…エミツタ
領域、５…絶縁膜、７…エミツタ接続用開孔、８…ベー
ス電極、８ａ…ベースボンデイングパツド部、９…エミ
ツタ電極、９ａ…エミツタボンデイングパツド部（外部
接続部）、９ｂ…エミツタ領域接続部、９ｃ…配線部、
１１…p+型ベース低抵抗領域。
型トランジスタの全部を示す平面図、 第２図は第１の実施例のトランジスタの一部を示す平面
図、 第３図は第２図のIII−III線の部分を示す断面図、 第４図は第２図のIV−IV線の部分を示す断面図、 第５図は本発明の第２の実施例に係わるベースアイラン
ド型トランジスタの一部を示す平面図、 第６図は第５図のVI−VI線の部分を示す断面図、 第７図は第５図のVII−VII線の部分を示す断面図、 第８図は第２の実施例のトランジスタの全部を示す平面
図、 第９図は従来のマルチエミツタトランジスタの一部を示
す平面図、 第１０図は第９図のＸ−Ｘ線の部分を示す断面図、 第１１図は第９図のXI−XI線の部分を示す断面図であ
る。 １、２…コレクタ領域、３…ベース領域、４…エミツタ
領域、５…絶縁膜、７…エミツタ接続用開孔、８…ベー
ス電極、８ａ…ベースボンデイングパツド部、９…エミ
ツタ電極、９ａ…エミツタボンデイングパツド部（外部
接続部）、９ｂ…エミツタ領域接続部、９ｃ…配線部、
１１…p+型ベース低抵抗領域。
Claims (1)
- 【請求項１】コレクタ領域とベース領域とエミッタ領域
とから成る単位トランジスタ領域が多数個設けられてい
る半導体基板（２０）と、前記半導体基板（２０）の平
面形状が四角形の表面（１２）に設けられた絶縁膜
（５）と、前記絶縁膜（５）に設けられた開孔（７）を
介して前記多数個の単位トランジスタのエミッタ領域に
それぞれ接続されたエミッ電極（９）と、前記絶縁膜
（５）に設けられた開孔（６）を介して前記多数個の単
位トランジスタのベース領域にそれぞれ接続されたベー
ス電極（８）と、前記半導体基板の裏面に設けられたコ
レクタ電極（１０）とから成るマルチセル型トランジス
タにおいて、 前記多数個の単位トランジスタは前記半導体基板（２
０）の四角形の表面（１２）の対向する第１及び第２の
辺（２１）（２２）に対してそれぞれ平行に延びる複数
の仮想直線上に同一個数に分けて配置され、 前記複数の仮想直線上には複数個の単位トランジスタが
それぞれ配置され、 前記エミッタ電極（９）は、前記第１及び第２の辺（２
１）（２２）に対して直角な第３の辺（２３）に沿って
延びる幅広のエミッタボンディングパッド部（９ａ）
と、前記第３の辺（２３）に沿って延び且つ前記エミッ
タボンディングパッド部（９ａ）に接続され且つ前記エ
ミッタボンディングパッド部（９ａ）よりも狭い幅を有
しているエミッタ共通接続部（９ｄ）と、前記エミッタ
ボンディングパッド部（９ａ）に接続され且つ前記仮想
直線に沿って設けられた複数の第１のエミッタ配線部
（９ｃ１）と、前記エミッタ共通接続部（９ｄ）に接続
され且つ前記仮想直線に沿って設けられた複数の第２の
エミッタ配線部（９ｃ２）とから成り、 前記複数個の単位トランジスタのエミッタ領域は前記開
孔（７）を介して前記第１及び第２のエミッタ配線部
（９ｃ１）、（９ｃ２）に接続され、 前記ベース電極（８）は前記第３の辺（２３）に対向す
る第４の辺（２４）に沿って延び且つ前記エミッタ共通
接続部（９ｄ）に対向しているベースボンディングパッ
ド部（８ａ）と、前記ベースボンディングパッド部（８
ａ）に接続され且つ前記第４の辺（２４）に沿って延び
且つ前記エミッタボンディングパッド部（９ａ）に対向
しているベース共通接続部（８ｄ）と、前記ベース共通
接続部（８ｄ）に接続され且つ前記第１のエミッタ配線
部（９ｃ１）に平行に延びている複数の第１のベース配
線部（８ｃ１）と、前記ベースボンディングパッド部
（８ａ）に接続され且つ前記第２のエミッタ配線部（９
ｃ２）に平行に延びている第２のベース配線部（８ｃ
２）とから成り、 前記第１及び第２のエミッタ配線部（９ｃ１）、（９ｃ
２）における前記エミッタ接続用開孔（７）の面積が前
記エミッタボンディングパッド部（９ａ）から遠ざかる
につれて大きくなるように設定されており、 前記複数の第１のエミッタ配線部（９ｃ１）の中で前記
第１の辺（２１）に最も近いものの下の前記絶縁膜
（５）に設けられた複数の前記エミッタ接続用開孔
（７）の面積が少なくとも２段階に変化し、 前記複数の第２のエミッタ配線部（９ｃ２）の中で前記
第２の辺（２２）に最も近いものの下の前記絶縁膜
（５）に設けられた複数の前記エミッタ接続用開孔
（７）の面積が少なくとも３段階に変化していると共に
前記第１の辺（２１）に最も近い前記第１のエミッタ配
線部（９ｃ１）の下の前記エミッタ接続用開孔の面積と
の間に差を有していることを特徴とするマルチセル型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177406A JPH067555B2 (ja) | 1989-07-10 | 1989-07-10 | マルチセル型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177406A JPH067555B2 (ja) | 1989-07-10 | 1989-07-10 | マルチセル型トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284093A Division JPS62142356A (ja) | 1985-12-17 | 1985-12-17 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02132838A JPH02132838A (ja) | 1990-05-22 |
| JPH067555B2 true JPH067555B2 (ja) | 1994-01-26 |
Family
ID=16030377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177406A Expired - Fee Related JPH067555B2 (ja) | 1989-07-10 | 1989-07-10 | マルチセル型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067555B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4583885B2 (ja) | 2004-11-10 | 2010-11-17 | パナソニック株式会社 | Ｂｔｌ増幅装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2374742A1 (fr) * | 1976-12-20 | 1978-07-13 | Radiotechnique Compelec | Transistor multicouche pour tensions elevees et son procede de fabrication |
| JPS5834751U (ja) * | 1981-08-31 | 1983-03-07 | 三洋電機株式会社 | トランジスタ |
| JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
-
1989
- 1989-07-10 JP JP1177406A patent/JPH067555B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02132838A (ja) | 1990-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |