JPH0681002B2 - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH0681002B2 JPH0681002B2 JP31314386A JP31314386A JPH0681002B2 JP H0681002 B2 JPH0681002 B2 JP H0681002B2 JP 31314386 A JP31314386 A JP 31314386A JP 31314386 A JP31314386 A JP 31314386A JP H0681002 B2 JPH0681002 B2 JP H0681002B2
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- JP
- Japan
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- circuit
- output
- variable gain
- control circuit
- gain
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 13
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動利得制御回路に関し、特にサンプル値制
御に適した自動利得制御回路に関する。
御に適した自動利得制御回路に関する。
本発明は、伝送路により歪を受けた受信信号をサンプリ
ングして、可変利得回路に入力し、その出力波形のピー
ク値を検出して制御信号として可変利得回路に負帰還を
かける構成の自動利得制御回路において、 上記可変利得回路の出力と、この出力をT/2時間遅延さ
せたものとを加算した後で、ピーク値の検出を行う構成
とすることにより、 サンプリング位相にかかわらず正確なピーク値を検出で
きるようにし、安定性の向上を図るとともにディジタル
化により集積回路化しやすいようにしたものである。
ングして、可変利得回路に入力し、その出力波形のピー
ク値を検出して制御信号として可変利得回路に負帰還を
かける構成の自動利得制御回路において、 上記可変利得回路の出力と、この出力をT/2時間遅延さ
せたものとを加算した後で、ピーク値の検出を行う構成
とすることにより、 サンプリング位相にかかわらず正確なピーク値を検出で
きるようにし、安定性の向上を図るとともにディジタル
化により集積回路化しやすいようにしたものである。
〔従来の技術〕 従来、サンプル値制御に適した自動利得制御回路では、
例えば、ザ ベル システム テクニカルジャーナル
（The Bell System techntcal Journal）1982年11月、2
743頁に示されるように、自動利得制御回路の出力波形
に対してダイオードクリップによるアナログ技術で、ピ
ーク検出を行い、その結果により可変利得回路を制御し
ている。
例えば、ザ ベル システム テクニカルジャーナル
（The Bell System techntcal Journal）1982年11月、2
743頁に示されるように、自動利得制御回路の出力波形
に対してダイオードクリップによるアナログ技術で、ピ
ーク検出を行い、その結果により可変利得回路を制御し
ている。
上述した従来の自動利得制御回路は、可変利得幅を広く
すればループ利得が大きくなり、系の安定性が失われる
欠点があった。またアナログ技術を使用しているために
集積回路化がしにくく、コストを下げることが困難であ
る欠点があった。
すればループ利得が大きくなり、系の安定性が失われる
欠点があった。またアナログ技術を使用しているために
集積回路化がしにくく、コストを下げることが困難であ
る欠点があった。
本発明の目的は、上記の欠点を除去することにより、サ
ンプル値制御系に適し、安定性が大でかつ集積回路化し
やすい自動利得制御回路を提供することにある。
ンプル値制御系に適し、安定性が大でかつ集積回路化し
やすい自動利得制御回路を提供することにある。
本発明は、伝送路により歪を受けたタイムスロットＴの
受信信号をサンプリングするサンプリング回路と、この
サンプリング回路の出力を入力し利得制御を行う可変利
得回路と、この可変利得回路の出力波形のピーク値を検
出するピーク検出回路と、このピーク検出回路の出力に
従って上記可変利得回路の利得を制御する制御回路とを
含む自動利得制御回路において、上記可変利得回路の出
力を入力しT/2時間遅延させる遅延回路と、この遅延回
路の出力と上記可変利得回路の出力とを加算し上記ピー
ク検出回路に出力する演算回路とを含むことを特徴とす
る。
受信信号をサンプリングするサンプリング回路と、この
サンプリング回路の出力を入力し利得制御を行う可変利
得回路と、この可変利得回路の出力波形のピーク値を検
出するピーク検出回路と、このピーク検出回路の出力に
従って上記可変利得回路の利得を制御する制御回路とを
含む自動利得制御回路において、上記可変利得回路の出
力を入力しT/2時間遅延させる遅延回路と、この遅延回
路の出力と上記可変利得回路の出力とを加算し上記ピー
ク検出回路に出力する演算回路とを含むことを特徴とす
る。
演算回路からの出力波形は、可変利得回路の出力と、こ
の可変利得回路の出力の位相を遅延させた遅延回路の出
力とを加算したものとなるので、その波形は、受信信号
のタイムスロットをＴとすると、−ＴからＴにわたる可
変利得回路の出力波形と、０から2Tにわたる遅延回路の
出力波形とを重ね合わせたものとなり、結果として０か
らＴの間は振幅がほぼ一定な波形となる。
の可変利得回路の出力の位相を遅延させた遅延回路の出
力とを加算したものとなるので、その波形は、受信信号
のタイムスロットをＴとすると、−ＴからＴにわたる可
変利得回路の出力波形と、０から2Tにわたる遅延回路の
出力波形とを重ね合わせたものとなり、結果として０か
らＴの間は振幅がほぼ一定な波形となる。
従って、サンプリング回路のサンプリング周期をタイム
スロットＴよりも短くすると、サンプリング位相のずれ
にもかかわらず、ピーク検出回路の出力は、受信信号の
振幅に対応した正しいレベルの検出を行うことができ、
安定性を向上させることが可能となる。さらに、遅延回
路および演算回路は、ディジタル回路として容易に集積
回路化ができ、全体として集積回路化しやすい回路を実
現できる。
スロットＴよりも短くすると、サンプリング位相のずれ
にもかかわらず、ピーク検出回路の出力は、受信信号の
振幅に対応した正しいレベルの検出を行うことができ、
安定性を向上させることが可能となる。さらに、遅延回
路および演算回路は、ディジタル回路として容易に集積
回路化ができ、全体として集積回路化しやすい回路を実
現できる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図であ
る。
る。
本実施例は、伝送路により歪を受けた受信信号をサンプ
リングするサンプリング回路１と、このサンプリング回
路１の出力を入力し利得制御を行う可変利得回路２と、
この可変利得回路２の出力波形のピーク値を検出するピ
ーク検出回路５と、このピーク検出回路５の出力に従っ
て可変利得回路２の利得を制御する制御回路６とを含む
自動利得制御回路において、可変利得回路２の出力を入
力しT/2時間遅延させる遅延回路３と、この遅延回路３
の出力と可変利得回路２の出力とを加算しピーク検出回
路５の出力する演算回路４とを含んでいる。なお、７は
入力端子、８は出力端子である。
リングするサンプリング回路１と、このサンプリング回
路１の出力を入力し利得制御を行う可変利得回路２と、
この可変利得回路２の出力波形のピーク値を検出するピ
ーク検出回路５と、このピーク検出回路５の出力に従っ
て可変利得回路２の利得を制御する制御回路６とを含む
自動利得制御回路において、可変利得回路２の出力を入
力しT/2時間遅延させる遅延回路３と、この遅延回路３
の出力と可変利得回路２の出力とを加算しピーク検出回
路５の出力する演算回路４とを含んでいる。なお、７は
入力端子、８は出力端子である。
本発明の特徴は、第１図において、遅延回路３および演
算回路４を設けたことにある。
算回路４を設けたことにある。
次に本実施例の動作について第２図（ａ）、（ｂ）、
（ｃ）および第３図に示す各部の波形図を参照して説明
する。
（ｃ）および第３図に示す各部の波形図を参照して説明
する。
第２図（ａ）、（ｂ）および（ｃ）は、それぞれ可変利
得回路２の出力Ａ、遅延回路３の出力Ｂおよび演算回路
４の出力Ｃの波形図で、横軸は時間軸であり縦軸は振幅
を示し、Ｔは受信信号のタイムスロットである。
得回路２の出力Ａ、遅延回路３の出力Ｂおよび演算回路
４の出力Ｃの波形図で、横軸は時間軸であり縦軸は振幅
を示し、Ｔは受信信号のタイムスロットである。
すなわち、出力Ｃは出力Ａの波形と出力Ｂの波形を重ね
合わせた形となり、０からＴまでの区間はほぼ一定の振
幅値となる。
合わせた形となり、０からＴまでの区間はほぼ一定の振
幅値となる。
従って、ピーク検出回路５においては、サンプリング回
路１におけるサンプリング周期を、タイムスロットＴよ
りも短くすることにより、たとえ、サンプリング位相に
ずれが生じたとしても、受信信号振幅に対応して正しい
一定のレベルの検出ができる。
路１におけるサンプリング周期を、タイムスロットＴよ
りも短くすることにより、たとえ、サンプリング位相に
ずれが生じたとしても、受信信号振幅に対応して正しい
一定のレベルの検出ができる。
第３図はこの関係を示す出力Ｃの波形図である。同図に
おいて、出力C0は標準出力、出力C1は標準以下の出力、
出力C2は標準以上の出力を示す。これにより、ピーク検
出回路５においては、受信信号の振幅値に対応した正し
いピーク値が検出され、それに従い制御回路６を介して
可変利得回路２の利得を定められた標準値になるように
制御する。
おいて、出力C0は標準出力、出力C1は標準以下の出力、
出力C2は標準以上の出力を示す。これにより、ピーク検
出回路５においては、受信信号の振幅値に対応した正し
いピーク値が検出され、それに従い制御回路６を介して
可変利得回路２の利得を定められた標準値になるように
制御する。
なお、遅延回路３および演算回路４はディジタル回路で
実現でき、回路全体の集積回路を容易にする。
実現でき、回路全体の集積回路を容易にする。
以上説明したように、本発明は、サンプリング位相にか
かわらず、受信信号の振幅に対応した正しいピーク値を
検出することができ、安定性を向上させる効果がある。
また、遅延回路および演算回路のようにディジタル回路
を用いるので集積回路化がしやすくなりコスト低下が図
れる効果がある。
かわらず、受信信号の振幅に対応した正しいピーク値を
検出することができ、安定性を向上させる効果がある。
また、遅延回路および演算回路のようにディジタル回路
を用いるので集積回路化がしやすくなりコスト低下が図
れる効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図（ａ）、（ｂ）、（ｃ）および第３図はその動作
を示す各部の出力波形図。 １……サンプリング回路、２……可変利得回路、３……
遅延回路、４……演算回路、５……ピーク検出回路、６
……制御回路、７……入力端子、８……出力端子、Ａ〜
Ｃ、C0〜C2……出力。
を示す各部の出力波形図。 １……サンプリング回路、２……可変利得回路、３……
遅延回路、４……演算回路、５……ピーク検出回路、６
……制御回路、７……入力端子、８……出力端子、Ａ〜
Ｃ、C0〜C2……出力。
Claims (1)
- 【請求項１】伝送路により歪を受けたタイムスロットＴ
の受信信号をサンプリングするサンプリング回路（１）
と、このサンプリング回路の出力を入力し利得制御を行
う可変利得回路（２）と、この可変利得回路の出力波形
のピーク値を検出するピーク検出回路（５）と、このピ
ーク検出回路の出力に従って上記可変利得回路の利得を
制御する制御回路（６）とを含む自動利得制御回路にお
いて、 上記可変利得回路の出力を入力しT/2時間遅延させる遅
延回路（３）と、この遅延回路の出力と上記可変利得回
路の出力とを加算し上記ピーク検出回路に出力する演算
回路（５）とを含む ことを特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31314386A JPH0681002B2 (ja) | 1986-12-25 | 1986-12-25 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31314386A JPH0681002B2 (ja) | 1986-12-25 | 1986-12-25 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164514A JPS63164514A (ja) | 1988-07-07 |
| JPH0681002B2 true JPH0681002B2 (ja) | 1994-10-12 |
Family
ID=18037618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31314386A Expired - Lifetime JPH0681002B2 (ja) | 1986-12-25 | 1986-12-25 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681002B2 (ja) |
-
1986
- 1986-12-25 JP JP31314386A patent/JPH0681002B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164514A (ja) | 1988-07-07 |
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