JPH0681282B2 - 光検出回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像読取り装置等に適用される画像読取り用
のイメージセンサ等の構成要素たる光電変換素子、具体
的には、信号取出し電極を含む２つの電極間にて入射光
量に応じた電荷発生機能及び電荷蓄積機能を有した光電
変換素子を用いた光検出回路に係り、詳しくは、当該光
電変換素子電極間での基準バイアスの印加または遮断の
切換えを行なう基準バイアススイッチング素子と、光電
変換素子の電荷蓄積状態に基づく信号取出し電極の信号
出力に応じて、当該供給電圧範囲内のレベルにて信号出
力を行なうバッファアンプ回路とを備えた光検出回路に
に関する。

［従来の技術］ アルモファスシリコン等の半導体材料にて構成されるイ
メージセンサの各セルは光電変換素子を構成し、その具
体的な構造は、例えば第６図に示すように、基板11上に
下層電極12を形成し、更に、光導電体13、上層透明電極
14が順次積層されたものとなっている。

このような構造となる光電変換素子は、上層透明電極14
を介して入射される光量に応じた電荷発生機能と、電荷
蓄積機能とを基本的に有している。そして、その等価的
な回路構成は第７図に示すように、電荷発生機能に対応
した光電流源15と電荷蓄積機能に対応した容量素子16と
が電極間（下層電極12と上層透明電極14間）に並列的に
接続されたものとなる。この光電変換素子の使用に際し
ては、下層電極12と上層透明電極14との間に基準となる
バイアスVbを印加することになる。この場合、下層電極
12の電位が高電位となるよう印加されるが、例えば、第
８図（ａ）に示すように、下層電極12をアースレベル
（0V）に保持して上層透明電極14に−5Vを印加した場合
（Vb＝5V）、信号取出し電極としての下層電極12の出力
レベルは、光が入射しないときに0.8V程度降下して（暗
電流の影響）−0.8V程度となる一方、光が入射したとき
に発生した電荷の蓄積に起因して最大2V程度降下して−
2V程度となる。また、同第８図（ｂ）に示すように、下
層電極12に5Vを印加して上層透明電極14をアースレベル
に保持した場合（Vb＝5V）、下層電極14の出力レベルは
上記の場合と同程度降下し、光が入射しないときの同出
力レベルが4.2V程度となる一方、光が入射したときの最
大出力レベルが3V程度となる。

上記のような特性を有する光電変換素子を用いた従来の
光検出回路は、光電変換素子自体での入射光量に対応し
た蓄積電荷が微小で、発生電荷に対応した電流を検出す
ることが困難であることから、光電変換素子からの出力
信号をバッファアンプにて増幅する構成としている（電
圧検出方式）。

具体的には、例えば、第９図に示すようになっている
（富士ゼロックステクニカルレポートNo.1 1986 19頁参
照）。この例では、光電変換素子に対するバイアス電圧
電源として−5V電源を使用している。

第９図において、光電流源15及び容量素子16で構成され
た光電変換素子10の電極間にはスイッチング素子として
のFETゲート18を介して基準バイアスVb（＝5V）が印加
するようになっている。このバイアス印加が光電変換素
子10の信号取出し電極となる下層電極12（以下、信号取
出し電極12という）にFETゲート18を介したアースレベ
ル（0V）が印加する一方、上層透明電極14に−5Vが印加
している。そして、光電変換素子10の信号取出し電極12
がオペアンプによるボルテージフォロアにて構成された
バッファアンプ20の入力端（＋）に接続されている。こ
のような光電変換素子10とバッファアンプ20の接続構造
からバッファアンプ20の入力端子（＋）には、第８図
（ａ）に示すようなレベル範囲（０〜−2V）の信号が入
力する。ここで、当該レベル範囲での信号の入力に対し
てバッファアンプ20の出力の直線性を保証するため、当
該入力信号レベル範囲がバッファアンプ20の供給電圧範
囲（電源電圧）の上限値に近付かないよう、例えば、−
5V〜＋5vに設定される。これは、通常のアンプはその出
力レベルが供給される電源電圧に近付くとその直線性が
損われる性質に基づくものである。

上記構成の光検出回路では、まず、FETゲート18をオン
状態にして光電変換素子10の容量素子16の信号取出し電
極12側を0Vにプリチャージし、その後、FETゲート18を
オフ状態にすると、入射光量に応じて発生した電荷（光
電流源15から供給されるものと等価）の容量素子16への
蓄積により当該信号取出し電極12のレベルが低下する。
そして、FETゲート18のオン・オフ制御に際してのオフ
時間を一定にすることによって光電変換素子10の信号取
出し電極12からの出力信号レベルが入射光量に対応した
ものとなる。

なお、上記スイッチング素子としてのFETゲート18及び
バッファアンプ20はイメージセンサ用LSI内の要素とし
て構成される。その基本的な構成例は、例えば、第10図
に示すようになっている。

同図において、100は上述したような光電変換素子10が
単位セルとなって順次配列されるイメージセンサであ
り、200がイメージセンサ用LSIである。このイメージセ
ンサ用LSI200内では、イメージセンサ100の各光電変換
素子に対応して、上述した基準バイアスのスイッチング
素子18（１）,18（２），…,18（ｎ）（FETゲート）、
バッファアンプ20（１）,20（２），…,20（ｎ）の他、
各バッファアンプの出力切換用のスイッチング素子21
（１）,21（２），…,21（ｎ）及び各スイッチング素子
のオン・オフに関する切換え信号の供給制御を行なうア
ンドゲート22（１）,22（２），…,22（ｎ）が構成され
ると共に、制御入力端子IAからの上記アンドゲートに対
する切換え制御ビットをクロツクCLKに同期して順次シ
フトするシフトレジスタ23が構成されている。そして、
他の制御入力端子INHからの読出しパルスが入力する毎
に、当該読出しパルスがその時点でシフトレジスタ23内
の切換えビットの格納された位置に対応したアンドゲー
ト22を介してスイッチング素子21に切換え信号として供
給され、当該スイッチング素子21を介した光電変換素子
からの検出信号が出力端子OUTから出力されるようにな
っている。従って、シフトレジスタ23内での切換えビッ
トのシフト作動に伴い、イメージセンサ100の各セルで
の入射光量に対応した信号がシリアルに出力端子OUTか
ら出力されることになる。

また、イメージセンサ100には電源電圧として例えば−5
Vが印加される一方、当該イメージセンサ用LSI200には
電源電圧として±5Vが印加される。なお、CR端子は出力
のリセツト端子であり、VR端子はリセツト電圧の供給端
子である。

［発明が解決しようとする問題点］ ところで、上述したような従来の光検出回路では、単一
電源での駆動が困難である。即ち、光電変換素子に供す
べき基準バイアスとバッファアンプ回路に供給すべき電
源電圧を同一にすることができない。

それは、光電変換素子の信号取出し電極を直接バッファ
アンプ回路の入力端に接続していることから、バッファ
アンプ回路には光電変換素子のバイアス電位に近いレベ
ルの信号が入力することになり、この入力信号に基づく
バッファアンプ回路の出力特性の直線性を保証するに
は、バッファアンプ回路への供給電源電圧を上記光電変
換素子のバイアス電圧以上のものとしなければならない
からである。

そこで、本発明の課題は、光電変換素子の信号取出し電
極からの信号出力に応じたバッファアンプ回路に対する
入力レベルを低下させることである。

［問題点を解決するための手段］ 本発明は、第１図に示すように、信号取出し電極1aを含
む２つの電極1a,1b間にて入射光量に応じた電荷発生機
能及び電荷蓄積機能を有する光電変換素子１と、光電変
換素子電極1a,1b間での基準バイアス電圧Vbの印加また
は遮断の切換えを行なう基準バイアススイッチング素子
２と、光電変換素子１の電荷蓄積状態に基づく信号取出
し電極1aの信号出力に応じて、当該供給電圧範囲内のレ
ベルにて信号出力を行なうバッファアンプ回路３を備え
た光検出回路を前提としており、当該光検出回路におい
て、上記課題を解決するための技術的手段は、光電変換
素子１の信号取出し電極1aとバッファアンプ回路３の入
力端との間に容量性素子４を直列接続配置すると共に、
バッファアンプ回路３の入力端に対するバイアスVo印加
または遮断の切換えを行なうバイアススイッチング素子
５と、バイアススイッチング素子５によるバイアス印加
状態にて、基準バイアススイッチング素子２をバイアス
印加状態から遮断状態に切換え、その後、バイアススイ
ッチング素子５をバイアス遮断状態に、基準バイアスス
イッチング素子２をバイアス印加状態に切換えるスイッ
チング制御手段６とを備えたものである。

［作用］ バイアススイッチング素子５がバイアス印加状態となる
時には、バッファアンプ回路３の出力は当該バイアスVo
に基づいたレベルに固定される。この状態で、スイッチ
ング制御手段６が基準バイアススイッチング素子２をバ
イアス印加状態からバイアス遮断状態に切換えると、そ
の時点まで電荷蓄積機能に基づき当該基準バイアスVbに
てプリセットされた光電変換素子１の信号取出し電極1a
からの出力信号レベルが、当該光電変換素子１に対する
入射光量に応じて発生する電荷の蓄積作用によって変動
する。この変動がVsとなるとき、容量素子４の光電変換
素子１側端のレベルはVb−Vsとなっており、また、バッ
ファアンプ回路３側端のレベルはバイアス電圧Voに固定
されている。この状態で、スイッチング制御手段６がバ
イアススイッチング素子５をバイアス遮断状態に、基準
バイアススイッチング素子２をバイアス印加状態に夫々
切換えると、容量素子４の光電変換素子１側端のレベル
が基準バイアス電位Vbに固定される。すると、容量素子
４のバッファアンプ回路３側端のレベルは、容量素子４
自体での蓄積電荷を保持する作用により、 Vb−（Vb−Vs−Vo）＝Vs＋Vo となる。その結果、バッファアンプ回路３の入力レベル
はVs＋Voとなる。

ここで、光電変換素子１の信号取出し電極1aの変動値Vb
は、例えば、前記第８図に示すように基準バイアスVb＝
5Vで最大Vs＝2V程度のものとなる。従って、光電変換素
子１の性能及びバッファアンプ回路３の入力端に印加す
べきバイアス電圧Voを適当に選択することにより、バッ
ファアンプ回路３に入力する信号レベルは光電変換素子
１に対する基準バイアス電圧Vbより更に低位のものとな
る。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明に係る光検出回路を用いた画像読取り装
置の基本構成例を示す図である。

光電変換素子にて構成される複数のセルを有したイメー
ジセンサ100とイメージセンサ100の各セルからの信号出
力をイメージ信号として処理するイメージセンサ用LSI2
00の接続関係は前記第10図に示すものと同様である。イ
メージセンサ用LSI200は前述したように、イメージセン
サ100の各セルに対応して、基準バイアスのスイッチン
グ素子、バッファアンプ、出力切換え用のスイッチング
素子、信号供給制御用のアンドゲート、アンドゲートの
ゲートコントロールビットを順次シフトするシフトレジ
スタ等の要素を有しており（第10図参照）、更に、後述
するような新たな機能に対応した要素が付加されたもの
となっている。

制御回路300からはイメージセンサ用LSI200に対して各
種制御信号INH,IA,及びクロツク信号CLKが供給されてお
り、イメージセンサ用LSI200は各供給信号の状態に応じ
てイメージセンサ100の各セルでの入射光量に対応した
イメージ信号を出力端子OUTから順次シリアルに出力す
るようになっている。

イメージセンサ用LSI200には電源電圧として０〜＋5Vが
印加されており、イメージセンサ100の各セル（光電変
換素子）の電極間にも同様に5Vの基準バイアス電圧が印
加されている。即ち、イメージセンサ100及びイメージ
センサ用LSI200が単一電源（＋5V）にて駆動されてい
る。

このように、イメージセンサ100の各セルの電極間バイ
アス電圧と同電圧の電源駆動を実現する要素がイメージ
センサ用LSI200に新たな要素として構成されている。そ
の具体的な構造は、例えば、第３図に示すようになって
いる。

光電流源15と容量素子16で構成される光電変換素子10
（イメージセンサ100の各セル）の信号取出し電極と電
源＋5Vラインとの間に従前同様スイッチング素子として
のFETゲート18が接続配置され、このFETゲート18を介し
て光電変換素子10の電極間に＋5Vのバイアス電圧が印加
されるようになっている。また、上記光電変換素子10の
信号取出し電極とバッファアンプ20の入力端（＋）との
間にコンデンサ25が直列接続配置されると共に、バッフ
ァアンプ20の入力端（＋）がFETゲート26を介してアー
ス接続されている。

イメージセンサ用LSI200において、イメージセンサ100
のセル（光電変換素子）に対応した各バッファアンプ20
の前段は上記と同様の構成となっている。

次に、第４図に示すタイミングチャートに従って作動を
説明する。

制御回路300からのクロツク信号に同期して各FETゲート
18,26のオン・オフ切換え制御がなされる。

FETゲート18がオン状態にされると、光電変換素子10の
電極間に基準バイアス＋5Vが印加し、容量素子16に対す
る当該バイアスによるプリチャージによって、信号取出
し電極は略＋5Vに固定される（コンデンサ25の光電変換
素子10側端Ａ点の電圧レベル）。また、FETゲート26が
オン状態にされると、バッファアンプ20の入力端（＋）
はアースレベル（0V）にバイアスされ、その出力は0Vに
固定される。この状態で、FETゲート18がオフ状態に切
換えられると（時刻t1）、光電変換素子10に対する入射
光量に応じて発生する電荷の容量素子16に対する蓄積作
用によって信号取出し電極の電圧レベルが順次低下して
いく。即ち、Ａ点の電圧レベルが低下していく。ここ
で、時刻t2に達し、当該Ａ点の電圧レベルが＋5VからVs
だけ低下した状態（＋5v−Vs）でFETゲート26がオフ状
態に、FETゲート18がオン状態にそれぞれ切換えられる
と、基準バイアスの印加によって、Ａ点の電圧レベルが
強制的に＋5Vに固定され、同時にコンデンサ25の端子間
電圧を保持すべくバッファアンプ20の入力端（＋）の電
圧レベルは ＋5V−（＋5v−Vs）＝Vs に引上げられる。

このバッファアンプ20の入力端（＋）に印加する電圧レ
ベルVsは当該光電変換素子10に対する入射光量に対応し
たものであり、その値は、例えば第８図に示すように、
0.8V〜2V程度となる。これにより、バッファアンプ20の
出力電圧レベルは0.8（入射光なし）から2V（最大入射
光量）までの間のレベルとなる。これは、イメージセン
サ用LSI200の電源電圧、即ち、バッファアンプ20に対す
る供給電源電圧＋5Vより低位となり、バッファアンプ20
の出力特性の直線性は充分確保されることになる。

なお、上記各切換え作動の同期信号となるクロツクCKL
の周波数は1MHz〜5MHz程度であり、イメージセンサ100
の一セルに対するサンプリング周期（時刻t1からt2まで
の間）は5msec.程度である。従って、この場合、イメー
ジセンサ用LSI200の出力端子OUTからは5msec.毎にイメ
ージセンサ100を構成する全セルに対応したイメージ信
号がシリアルに出力されることになる。

上記のように本実施例によれば、イメージセンサ用LSI2
00においてコンデンサ25とスイッチング素子となるFET
ゲート26とを付加するだけでバッファアンプに対する入
力電圧レベルの低減を実現できる。また、イメージ信号
レベルのビット間のばらつきに影響を与える要素として
はコンデンサ25だけであることから、そのばらつきの程
度も充分小さなものとすることができる。

第５図は本発明の係る光検出回路の他の実施例を示す回
路構成図である。

この例は、LSI内において、寄生容量によるバッファア
ンプ20の入力信号レベルの低下を補償するものである。

バッファアンプ20の入力端（＋）とアースライン間に寄
生容量がつくと、当該入力端（＋）に入力する信号レベ
ルは点Ａの電圧レベルがコンデンサ25と寄生容量とで分
圧されたものとなる。そこで、不明確な寄生容量をキャ
ンセルするような容量素子27をバッファアンプ20の入力
端（＋）とアースラインとの間に接続配置し、当該入力
レベルが低下した分バッファアンプに適当なゲインをも
たせるべく抵抗素子R1,R2を接続配置する。なお、この
場合の当該ゲインＧ Ｇ＝（R1＋R2）/R1 となる。

そして、バッファアンプ20に対する入力電圧レベルが C1/（C1＋C2）・Vs となって、当該バッファアンプ20の出力電圧レベルが ｛C1/（C1＋C2）・Vs｝×｛（R1＋R2）/R1｝ となる。

［発明の効果］ 以上説明してきたように、本発明によれば、バッファア
ンプ回路に入力する信号レベルが低下することになり、
当該バッファアンプ回路に対する供給電源電圧を光電変
換素子の電極間に印加するバイアス電圧と同一にしても
バッファアンプ回路の出力特性の直線性を確保できるよ
うになる。従って、単一電源駆動が可能な光検出回路が
実現できる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明の係る光検出回路が適用される画像読取り装置の基本
構成例を示すブロック図、第３図は本発明に係る光検出
回路の一例を示す回路図、第４図は第３図に示す回路の
作動を示すタイミングチャート、第５図は本発明に係る
光検出回路の他の一例を示す回路図、第６図は光電変換
素子の構造例を示す図、第７図は第６図に示す光電変換
素子の等価回路を示す回路図、第８図は光電変換素子の
出力レベルの特性例を示す図、第９図は従来の光検出回
路を示す回路図、第10図は従来の光検出回路の要素が構
成されるLSIの基本構造例を示す図である。 ［符号の説明］ 1,10…光電変換素子 1a…信号取出し電極 ２…基準バイアススイッチング素子 ３…バッファアンプ回路 ４…容量素子 ５…バイアススイッチング素子 ６…スイッチング制御手段 15…光電流源 16…容量素子 18,26…FETゲート 20…バッファアンプ 25…コンデンサ 100…イメージセンサ 200…イメージセンサ用LSI 300…制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】信号取出し電極（1a）を含む２つの電極
   （1a,1b）間にて入射光量に応じた電荷発生機能及び電
   荷蓄積機能を有する光電変換素子（１）と、 光電変換素子電極間での基準バイアス電圧（Vb）の印加
   または遮断の切換えを行なう基準バイアススイッチング
   素子（２）と、 光電変換素子（１）の電荷蓄積状態に基づく信号取出し
   電極（1a）の信号出力に応じて、当該供給電圧範囲内の
   レベルにて信号出力を行なうバッファアンプ回路（３）
   とを備えた光検出回路において、 光電変換素子（１）の信号取出し電極（1a）とバッファ
   アンプ回路（３）の入力端との間に容量性素子（４）を
   直列接続配置すると共に、 バッファアンプ回路（３）の入力端に対するバイアス
   （Vo）印加または遮断の切換えを行なうバイアススイッ
   チング素子（５）と、 バイアススイッチング素子（５）によるバイアス印加状
   態にて、基準バイアススイッチング素子（２）をバイア
   ス印加状態から遮断状態に切換え、その後、バイアスス
   イッチング素子（５）をバイアス遮断状態に、基準バイ
   アススイッチング素子（２）をバイアス印加状態に夫々
   切換えるスイッチング制御手段（６）とを備えたことを
   特徴とする光検出回路。