JPH0682283B2 - Redundant processor system - Google Patents
Redundant processor systemInfo
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- JPH0682283B2 JPH0682283B2 JP63090752A JP9075288A JPH0682283B2 JP H0682283 B2 JPH0682283 B2 JP H0682283B2 JP 63090752 A JP63090752 A JP 63090752A JP 9075288 A JP9075288 A JP 9075288A JP H0682283 B2 JPH0682283 B2 JP H0682283B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、二重化されたプロセッサユニットと、これら
の二重化されたプロセッサユニットのどちら側を主系に
するかの制御を行う二重化制御装置とで構成される二重
化プロセッサシステムに関し、更に詳しくは、稼動状態
にあるプロセッサユニットに異常が発生し、待機状態に
あった従系のプロセッサユニットが主系に切り替わり稼
動状態となる切替わり動作がスムーズに行えるようにし
た二重化プロセッサシステムに関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to a duplicated processor unit and a duplicated control device that controls which side of these duplicated processor units is the main system. More specifically, regarding the redundant processor system to be configured, a switching operation can be smoothly performed in which an abnormality occurs in a processor unit in an operating state and a subordinate processor unit in a standby state is switched to the main system to be in an operating state. And a dual processor system.
（従来の技術） 第５図は、従来の二重化プロセッサシステムの構成を示
す概念図である。図において、CP1,CP2は二重化された
プロセッサユニットであり、一方が稼動状態、他方が一
方の動作異常に備えて待機状態となる待機冗長化構成と
なっている。(Prior Art) FIG. 5 is a conceptual diagram showing a configuration of a conventional duplex processor system. In the figure, CP1 and CP2 are redundant processor units, one of which is in an operating state and the other of which is in a standby redundant configuration in which a standby state is prepared in case of an operational abnormality of one.
DXはこれらの二重化されたプロセッサユニットCP1、CP2
の一方を稼動状態、他方を待機状態に制御するための二
重化制御装置で、２つのプロセッサユニットCP1、CP2か
らそれぞれその動作が正常であることを示す、レディ信
号RDY1、RDY2を入力し、どちらかを主系（稼動状態）、
他方を従系（待機状態）とする制御信号DCS1、DCS2を出
力する。SWは二重化制御装置DXに設けられた設定スイッ
チで、これによりメンテナンス等の時、プロセッサユニ
ットCP1、もしくはプロセッサユニットCP2が稼動側とな
るように手動により、選択できるようになっている。DX is the redundant processor unit CP1, CP2
It is a redundant control device for controlling one of them into an operating state and the other into a standby state, and inputs ready signals RDY1 and RDY2 indicating that the operation is normal from the two processor units CP1 and CP2, respectively. The main system (operating state),
It outputs control signals DCS1 and DCS2 that set the other to the slave (standby state). SW is a setting switch provided in the duplex control device DX, so that at the time of maintenance or the like, the processor unit CP1 or the processor unit CP2 can be manually selected so as to be on the operating side.
２つのプロセッサユニットCP1、CP2は、それぞれ自己診
断手段を有しており、正常と診断されている場合、内部
フラグFGを立て、レディ信号RDYを出力する。Each of the two processor units CP1 and CP2 has a self-diagnosis means, and when it is diagnosed as normal, it sets an internal flag FG and outputs a ready signal RDY.
IOCは入出力装置で、２つのプロセッサユニットCP1、CP
2にI/Oバスを介してそれぞれ接続されており、２つのプ
ロセッサユニットCP1、CP2のいずれか一方からの許可信
号COPLOを受け、I/Oバスを介してそのプロセッサユニッ
トからのアクセスに従うように構成されている。IOC is an input / output device, and two processor units CP1 and CP
2 are connected to each other via the I / O bus, so that the enable signal COPLO from either one of the two processor units CP1 and CP2 is received and the access from the processor unit via the I / O bus is followed. It is configured.
このように構成される従来装置において、稼動側のプロ
セッサユニット、例えばCP1に異常が検出され、制御権
がそれまで待機状態にあったプロセッサユニットCP2に
切替わる場合の動作は以下の通りである。In the conventional apparatus configured as described above, the operation when an abnormality is detected in the operating processor unit, for example, CP1, and the control right is switched to the processor unit CP2 that was in the standby state until then is as follows.
第６図はこの場合のタイムチャートである。FIG. 6 is a time chart in this case.
プロセッサユニットCP1において、異常が発生すると、
自己診断によってそれが検出され、内部のフラグFG1が
オフとなり、レディ信号RDY1が（ａ）に示すようにネゲ
ートされる。また、入出力装置IOCへの許可信号COPLO1
も、（ｂ）に示すようにネゲートされる。When an abnormality occurs in the processor unit CP1,
This is detected by self-diagnosis, the internal flag FG1 is turned off, and the ready signal RDY1 is negated as shown in (a). In addition, the enable signal COPLO1 to the I / O device IOC
Is negated as shown in FIG.
二重化制御装置DXは、レディ信号RDY1がネゲートされた
ことを検出し、プロセッサユニットCP1への制御信号DCS
1を、（ｃ）に示すようにネゲートし、また、（ｄ）に
示すように、プロセッサユニットCP2への制御信号DCS2
をアサートする。The duplication controller DX detects that the ready signal RDY1 has been negated, and sends the control signal DCS to the processor unit CP1.
1 is negated as shown in (c) and the control signal DCS2 to the processor unit CP2 as shown in (d).
Assert.
プロセッサユニットCP2は、（ｅ）に示すようにレディ
信号RDY2をアサートしており、自分への制御信号DCS2が
アサートされたのを検出すると、（ｆ）に示すように入
出力装置IOCへの許可信号COPLO2をアサートする。The processor unit CP2 asserts the ready signal RDY2 as shown in (e), and when it detects that the control signal DCS2 to itself is asserted, it permits the input / output device IOC as shown in (f). Assert signal COPLO2.
以上のような動作によって制御権がプロセッサユニット
CP2側に移行する。With the above operation, the control right is given to the processor
Move to CP2 side.
（発明が解決しようとする課題） このように動作する従来の二重化プロセッサシステム
は、二重化制御装置DXからの制御信号DCS1、DCS2を同時
にアサートすると、２つのプロセッサユニットCP1、CP2
が同時に入出力装置IOCをアクセスする可能性があり、
従って、制御信号DCS1、DCS2は、同時にアサートするこ
とは出来ない。しかし、入出力装置IOCの中には、許可
信号COPLO1、COPLO2のワイヤードオアの結果が一瞬でも
インアクティブになると、出力が途切れてしまって不具
合が発生するものがある。従って、許可信号COPLO1、CO
PLO2を同時にネゲートしないようにしなければならな
い。(Problem to be Solved by the Invention) In the conventional duplex processor system that operates in this manner, when the control signals DCS1 and DCS2 from the duplex controller DX are asserted at the same time, two processor units CP1 and CP2
May simultaneously access the I / O device IOC,
Therefore, the control signals DCS1 and DCS2 cannot be asserted at the same time. However, in some input / output devices IOC, if the result of the wired OR of the permission signals COPLO1 and COPLO2 becomes inactive even for a moment, the output is interrupted and a problem occurs. Therefore, the permission signals COPLO1, CO
PLO2 must not be negated at the same time.
本発明は、この様な点に鑑みてなされたもので、その目
的は、それまで従系（待機側）にあったプロセッサユニ
ットが主系（稼働側）になって、入出力装置IOCを制御
する場合の切り替えを、スムーズに行なえるようにした
二重化プロセッサシステムを実現することにある。The present invention has been made in view of such a point, and an object thereof is to control an input / output device IOC by making a processor unit, which has been a slave (standby side) until then, a master (operating side). The purpose is to realize a dual processor system that enables smooth switching when performing.
（課題を解決するための手段） 前記した問題点を解決する本発明は、二重化された第
１、第２のプロセッサユニットと、前記第１、第２のプ
ロセッサユニットから自分自身の動作が正常であること
を示すレディ信号を受け、一方を主系に他方を従系にす
るための制御信号（DCS）を前記第１、第２のプロセッ
サユニットに出力する二重化制御装置と、前記第１、第
２のプロセッサユニットにI/Oバスを介して接続された
入出力装置からなる二重化プロセッサシステムであっ
て、 前記二重化された第１、第２のプロセッサユニット内に
自分自身の動作が正常であることを示すレディ信号フラ
グと、 自分自身が稼働側になる可能性があることを示す可能性
信号フラグと、 前記２つのフラグからのレディ信号と、可能性信号とを
入力し、両信号の論理積を演算すると共にその演算出力
信号を前記入出力装置に伝える論理演算出力手段とを設
けて構成される。(Means for Solving the Problems) In the present invention for solving the above-mentioned problems, the first and second processor units, which are duplicated, and the operation of itself from the first and second processor units are normal. A duplexing control device that receives a ready signal indicating that there is one and outputs a control signal (DCS) for setting one as a master system and the other as a slave system to the first and second processor units; A dual processor system comprising an input / output device connected to a second processor unit via an I / O bus, wherein its own operation is normal in the redundant first and second processor units. , A ready signal flag indicating that there is a possibility that oneself may become the operating side, a ready signal from the two flags, and a possibility signal are input, and the logic of both signals is input. And a logical operation output means for calculating the product and transmitting the operation output signal to the input / output device.
（作用） 入出力装置にアクセスする権利は、二重化制御装置から
与えられるが、入出力装置は各プロセッサユニット内の
レディ信号フラグと、可能性信号フラグからの各信号に
よって論理演算されて出力される許可信号を受けてお
り、これによって入出力装置の動作がとぎれることのな
いようにしている。(Function) Although the right to access the input / output device is given from the duplex control device, the input / output device is logically operated by the ready signal flag in each processor unit and each signal from the possibility signal flag and output. The permission signal is received so that the operation of the input / output device is not interrupted.
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例を示す構成ブロック図であ
る。図において、第５図の装置の各部分と同じ物には同
一の符号を付して示す。FIG. 1 is a configuration block diagram showing an embodiment of the present invention. In the figure, the same parts as those of the apparatus of FIG. 5 are designated by the same reference numerals.
CP1,CP2は、二重化された第1,第２のプロセッサユニッ
トで、その中には、それぞれ自分自身の動作が正常に動
作していることを示すレディ信号RDY1、RDY2を出力する
レディ信号フラグFG11、FG21と、自分自身が稼働側にな
る可能性があることを示す可能性信号フラグFG12、FG22
とが設けられている。AG1、AG2は２つのフラグFG11、FG
12（FG21、FG22）からのレディ信号RDYと、可能性信号A
LTとを入力し、両信号の論理積を演算すると共にその演
算出力信号COPLO1、COPLO2を入出力装置IOCに許可信号
として伝える論理演算出力手段で、ここではアンドゲー
トが用いてある。CP1 and CP2 are duplicated first and second processor units, in which ready signal flags FG11 that output ready signals RDY1 and RDY2, respectively, indicating that their own operations are operating normally. , FG21, and the possibility signal flags FG12, FG22 indicating that there is a possibility of becoming the operating side.
And are provided. AG1 and AG2 have two flags FG11 and FG
Ready signal RDY from 12 (FG21, FG22) and possibility signal A
LT is a logical operation output means for calculating a logical product of both signals and transmitting the operation output signals COPLO1 and COPLO2 to the input / output device IOC as a permission signal, and an AND gate is used here.
可能性信号フラグFG12、FG22は、二重化制御装置DXに設
けられているスイッチSWの状態、二重化制御装置DXやプ
ロセッサユニットCP1、CP2の装置への実装状態などによ
って、立てられるようになっている。例えば、設定スイ
ッチSWが第１のプロセッサユニットCP1を選択していれ
ば、プロセッサユニットCP1内のフラグFG12が立てられ
（アサート）、第２のプロセッサユニットCP2内のフラ
グFG22は倒された状態（ネゲート）になる。また設定ス
イッチSWが通常の状態に設定されていれば、第１、第２
のプロセッサユニットCP1、CP2内の両方のフラグFG12、
FG22が立てられた状態になる。The possibility signal flags FG12 and FG22 are set depending on the state of the switch SW provided in the duplication control device DX, the mounting state of the duplication control device DX and the processor units CP1 and CP2 in the device, and the like. For example, if the setting switch SW selects the first processor unit CP1, the flag FG12 in the processor unit CP1 is set (asserted), and the flag FG22 in the second processor unit CP2 is in the defeated state (negate). )become. If the setting switch SW is set to the normal state, the first and second
Both flags FG12 in processor units CP1, CP2 of
The FG22 is set up.
このように構成した装置の動作を、はじめに二重化制御
装置DX内の設定スイッチSWが、定常状態に設定されてい
る場合であって、定常の状態と、異常発生時の動作を次
に説明する。第２図はこの場合の動作を示すタイムチャ
ートである。With respect to the operation of the apparatus configured as described above, first, when the setting switch SW in the duplex control device DX is set to the steady state, the steady state and the operation when an abnormality occurs will be described below. FIG. 2 is a time chart showing the operation in this case.
（定常動作） この場合、二重化制御装置DX内のスイッチSWが、定常状
態に設定されているので、第１、第２のプロセッサユニ
ットCP1、CP2内の各フラグFG12、FG22は、いずれも
（イ）の部分の（ｂ）、（ｇ）に示すようにアサートさ
れている。(Steady operation) In this case, since the switch SW in the duplex control device DX is set to the steady state, the flags FG12 and FG22 in the first and second processor units CP1 and CP2 are both ) Is asserted as shown in (b) and (g).
２つのプロセッサユニットCP1、CP2はいずれも正常に動
作しており、各フラグFG11、FG21からのレディ信号RDY
1、RDY2はいずれもアクティブで、二重化制御装置DX
は、これを受け第１のプロセッサユニットCP1を稼動
側、第２のプロセッサユニットCP2が待機側になるよう
に制御信号DCS1をアサート状態、DCS2をネゲート状態と
する。Both of the two processor units CP1 and CP2 are operating normally, and the ready signals RDY from the flags FG11 and FG21, respectively.
Both 1 and RDY2 are active, and duplex controller DX
In response to this, the control signal DCS1 is asserted and DCS2 is negated so that the first processor unit CP1 becomes the operating side and the second processor unit CP2 becomes the standby side.
各プロセッサユニットCP1、CP2内の論理演算出力手段AG
1、AG2は、２つのフラグFG11、FG12及びFG21、FG22から
の信号を受け、それぞれ入出力装置IOCにアサート状態
の許可信号COPLO1、COPLO2を出力する。入出力装置IOC
は、この許可信号を受け、動作状態に維持され、第１の
プロセッサユニットCP1側からの信号によってアクセス
される。Logical operation output means AG in each processor unit CP1, CP2
1 and AG2 receive signals from the two flags FG11, FG12 and FG21, FG22, and output the assertion enable signals COPLO1 and COPLO2 to the input / output device IOC, respectively. I / O device IOC
Receives the permission signal, is maintained in the operating state, and is accessed by a signal from the first processor unit CP1 side.
（異常発生時の動作） 前記したような動作状態から、第１のプロセッサユニッ
トCP1に異常が発生すると、自己診断手段がそれを検出
し、レディ信号フラグFG11を（ロ）の部分の（ａ）に示
すようにネゲートする。可能性信号フラグFG12、FG22
は、いずれも（ｂ）、（ｇ）に示すようにアサートされ
た状態にある。(Operation When Abnormality Occurs) When an abnormality occurs in the first processor unit CP1 from the operation state as described above, the self-diagnosis means detects it and sets the ready signal flag FG11 in the portion (a) of (b). Negate as shown in. Possibility signal flag FG12, FG22
Are both asserted as shown in (b) and (g).
論理演算出力手段AG1は、レディ信号RDY1がネゲートさ
れたのを受け、（ｃ）に示すようにその論理演算出力信
号（許可信号）COPLO1をネゲートするが、他方の論理演
算出力手段AG2からの出力信号COPLO2が（ｈ）に示すよ
うにアサートされたままであり、入出力装置IOCは、こ
れを受けてその動作を継続する。When the ready signal RDY1 is negated, the logical operation output means AG1 negates the logical operation output signal (permission signal) COPLO1 as shown in (c), but the output from the other logical operation output means AG2. The signal COPLO2 remains asserted as shown in (h), and the I / O device IOC receives it and continues its operation.
二重化制御装置DXは、レディ信号RDY1がネゲートされた
のを受け、（ｄ）及び（ｅ）に示すように一方の制御信
号DCS1をネゲート、他方の制御信号DCS2をアサートす
る。第２のプロセッサユニットCP2は、制御信号DCS2が
アサートされたのを受け、入出力装置IOCをIOバスを介
してアクセスする。When the ready signal RDY1 is negated, the duplex controller DX negates one control signal DCS1 and asserts the other control signal DCS2 as shown in (d) and (e). In response to the assertion of the control signal DCS2, the second processor unit CP2 accesses the input / output device IOC via the IO bus.
以上のような動作によって、一方のプロセッサユニット
に動作異常が発生したとしても、入出力装置IOCへの２
つの許可信号COPLOの両方が、ネゲートとなることは無
く、切り替え動作をスムーズに行うことができる。Even if an abnormal operation occurs in one of the processor units due to the above operation, it is possible to
Both of the two permission signals COPLO are not negated, and the switching operation can be performed smoothly.
第３図は、二重化制御装置DX内の設定スイッチSWが、例
えば第１のプロセッサユニットCP1を選択するように設
定されている場合の動作を示すタイムチャートである。FIG. 3 is a time chart showing an operation when the setting switch SW in the duplex control device DX is set so as to select the first processor unit CP1, for example.
（定常状態） 二重化制御装置DXは、第１のプロセッサユニットCP1が
可動状態になるように制御信号DCS1を（ｄ）に示すよう
にアサート状態、第２のプロセッサユニットCP2が待機
状態となるように制御信号DCS2を（ｅ）に示すようにネ
ゲート状態とする。第１のプロセッサユニットCP1内の
可能性信号フラグFG12は、設定スイッチSWの設定状態か
ら、自分自身が稼動側になる可能性が有ると判断し、
（ｂ）に示すようにアサート状態になっている。これに
対して、第２のプロセッサユニットCP2内の可能性信号
フラクグFG22は、設定スイッチSWの設定状態から自分自
身は稼動側となることは無いと判断し、（ｇ）に示すよ
うにネゲート状態となっている。したがって論理演算出
力信号COPLO1は（ｃ）に示すようにアサート状態、論理
演算出力信号COPLO2は（ｈ）に示すようにネゲート状態
で、入出力装置IOCは、第１のプロセッサユニットCP1に
なってアクセスされている。(Steady state) The duplex controller DX sets the control signal DCS1 to the asserted state as shown in (d) so that the first processor unit CP1 is in the movable state, and the second processor unit CP2 is in the standby state. The control signal DCS2 is set to the negated state as shown in (e). The possibility signal flag FG12 in the first processor unit CP1 judges from the setting state of the setting switch SW that it may become the operating side,
It is in the asserted state as shown in (b). On the other hand, the possibility signal flag FG22 in the second processor unit CP2 judges that it will never become the operating side from the setting state of the setting switch SW, and as shown in (g) the negate state. Has become. Therefore, the logical operation output signal COPLO1 is in the asserted state as shown in (c), the logical operation output signal COPLO2 is in the negated state as shown in (h), and the input / output device IOC becomes the first processor unit CP1 and is accessed. Has been done.
（異常発生時） 第１のプロセッサユニットCP1に異常が発生すると、
（ａ）に示すようにレディ信号フラグFG11がネゲートさ
れる。これを受けた論理演算出力手段AG1は、その出力
信号COPLO1を（ｃ）に示すようにネゲートする。(When an error occurs) If an error occurs in the first processor unit CP1,
The ready signal flag FG11 is negated as shown in FIG. Receiving this, the logical operation output means AG1 negates its output signal COPLO1 as shown in (c).
二重化制御装置DXは、レディ信号RDY1がネゲートするの
を検出するが、設定スイッチSWが既に第１のプロセッサ
ユニットCP1を選択するように設定されているので、制
御信号DCS1を（ｄ）に示すようにアサートしたままとす
ると共に、制御信号DCS2を（ｅ）に示すようにネゲート
したままとする。したがって論理演算出力手段AG2の出
力信号COPLO2は、（ｈ）に示すようにネゲート状態で変
化しない。The duplex controller DX detects that the ready signal RDY1 is negated, but since the setting switch SW is already set to select the first processor unit CP1, the control signal DCS1 is shown in (d). And the control signal DCS2 is negated as shown in (e). Therefore, the output signal COPLO2 of the logical operation output means AG2 does not change in the negated state as shown in (h).
入出力装置IOCは、論理演算出力手段AG1の出力信号COPL
O1がネゲートされたのを受け（論理演算出力手段AG2の
出力信号COPLO2は既にネゲートされている）、IOバスか
らのアクセスに従わないようになる。The input / output device IOC is the output signal COPL of the logical operation output means AG1.
When O1 is negated (the output signal COPLO2 of the logical operation output means AG2 is already negated), the access from the IO bus is no longer followed.
以上の動作によって、設定スイッチSWが一方のプロセッ
サユニットを選択している場合には、論理演算出力手段
AG1、AG2の出力信号に従って、不用意にIOバスからのア
クセスに従わないようにでき、動作の信頼性を保証して
いる。By the above operation, when the setting switch SW selects one of the processor units, the logical operation output means
According to the output signals of AG1 and AG2, it is possible to prevent careless access from the IO bus and guarantee the operation reliability.
第４図は本発明の他の実施例を示す構成ブロック図であ
る。FIG. 4 is a block diagram showing the configuration of another embodiment of the present invention.
この実施例では、プロセッサユニットCP1、CP2を、マイ
クロプロセッサ部MP1、MP2と、インタフェース部IF1、I
F2で構成すると共に、両者の間を内部バスNBを介して結
ぶようにしたものである。ここで、レディ信号フラグFG
11、FG21はマイクロプロセッサ部に設け、可能性信号フ
ラグFG12、FG22はインタフェース部IF1、IF2に設けてあ
る。In this embodiment, the processor units CP1 and CP2 are connected to the microprocessor units MP1 and MP2 and the interface units IF1 and I2.
It is composed of F2 and is connected to each other via an internal bus NB. Here, ready signal flag FG
11 and FG21 are provided in the microprocessor unit, and possibility signal flags FG12 and FG22 are provided in the interface units IF1 and IF2.
OG1、OG2はフラグFG12、FG22からの可能性信号と、二重
化制御装置DXからの制御信号DCS1、DCS2を入力するゲー
トである。論理演算出力手段AG1、AG2は、このゲートか
らの出力信号と、フラグFG11、FG21からのレディ信号RD
Y1、RDY2を入力し、その出力信号COPLO1、COPLO2をワイ
ヤードオアし、入出力装置IOCに与えている。OG1 and OG2 are gates for inputting the possibility signals from the flags FG12 and FG22 and the control signals DCS1 and DCS2 from the duplex controller DX. The logical operation output means AG1 and AG2 are provided with the output signal from this gate and the ready signal RD from the flags FG11 and FG21.
Y1 and RDY2 are input, and their output signals COPLO1 and COPLO2 are wired-ORed and given to the input / output device IOC.
このように構成することによって、可能性信号フラグFG
12、FG22は、内部バスNBを介して、二重化制御装置DX自
身が正常に動作しているかどうか、あるいはこの二重化
制御装置DXが実装されているかどうかを監視することが
出来るようにし、二重化制御装置DXが、例えば正常に動
作していない場合、あるいはこれが装置に実装されてい
ない場合には、設定スイッチSWが、どちらかのプロセッ
サユニットを選択している時と同じ状態になるように構
成してある。With this configuration, the possibility signal flag FG
12, FG22, via the internal bus NB, it is possible to monitor whether the redundant control device DX itself is operating normally, or whether this redundant control device DX is installed, the redundant control device If the DX is not operating normally, or if it is not installed in the device, configure the setting switch SW so that it is in the same state as when selecting one of the processor units. is there.
なお、上記の説明では、第１のプロセッサユニットCP1
が稼動側となる場合について説明したが、第２のプロセ
ッサユニットCP2が稼動側となる場合もその動作は同様
である。In the above description, the first processor unit CP1
However, the operation is the same when the second processor unit CP2 is on the operating side.
（発明の効果） 以上詳細に説明したように、本発明によれば、二重化さ
れたプロセッサユニットの一方から他方への切り替えを
簡単な構成でスムーズに行えるシステムを実現できる。(Effects of the Invention) As described in detail above, according to the present invention, it is possible to realize a system capable of smoothly switching from one of the duplexed processor units to the other with a simple configuration.
第１図は本発明の一実施例を示す構成ブロック図、第２
図及び第３図はその動作の一例を示すタイムチャート、
第４図は本発明の他の実施例を示す構成ブロック図、第
５図は従来の二重化プロセッサシステムの構成概念図、
第６図はその動作を示すタイムチャートである。 CP1…第１のプロセッサユニット CP2…第２のプロセッサユニット DX…二重化制御装置 FG11、FF21…レディ信号フラグ FG11、FG22…可能性信号フラグ AG1、AG2…論理演算出力手段 IOC…入出力装置FIG. 1 is a configuration block diagram showing an embodiment of the present invention, and FIG.
FIG. 3 and FIG. 3 are time charts showing an example of the operation,
FIG. 4 is a configuration block diagram showing another embodiment of the present invention, and FIG. 5 is a configuration conceptual diagram of a conventional dual processor system,
FIG. 6 is a time chart showing the operation. CP1 ... First processor unit CP2 ... Second processor unit DX ... Duplication control device FG11, FF21 ... Ready signal flag FG11, FG22 ... Possibility signal flag AG1, AG2 ... Logic operation output means IOC ... Input / output device
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−86969（ＪＰ，Ａ) 特開 昭58−140805（ＪＰ，Ａ) 特開 平１−231101（ＪＰ，Ａ) 特開 昭63−99901（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-57-86969 (JP, A) JP-A-58-140805 (JP, A) JP-A-1-231101 (JP, A) JP-A 63- 99901 (JP, A)
Claims (1)
ットと、前記第１、第２のプロセッサユニットから自分
自身の動作が正常であることを示すレディ信号を入力し
一方を主系に他方を従系にするための制御信号（DCS）
を前記第１、第２のプロセッサユニットに出力する二重
化制御装置と、前記第１、第２のプロセッサユニットに
I/Oバスを介して接続された入出力装置からなる二重化
プロセッサシステムであって、 前記二重化された第１、第２のプロセッサユニット内に
自分自身の動作が正常であることを示すレディ信号フラ
グと、 自分自身が稼働側になる可能性があることを示す可能性
信号フラグと、 前記２つのフラグからのレディ信号と、可能性信号とを
入力し、両信号の論理積を演算すると共にその演算出力
信号を前記入出力装置に伝える演算出力手段とを設け、 前記入出力装置は、前記論理演算出力手段からの信号に
応じてアクセスされるかどうかを決定することを特徴と
する二重化プロセッサシステム。1. A duplexed first and second processor unit and a ready signal indicating that the operation of itself is normal are input from the first and second processor units, and one is used as a main system and the other is used. Control signal (DCS) to make the slave
To the first and second processor units, and
A dual processor system comprising input / output devices connected via an I / O bus, wherein a ready signal flag indicating that the operation of itself is normal in the dual first and second processor units. , A possibility signal flag indicating that there is a possibility of becoming the working side, a ready signal from the two flags, and a possibility signal are input, and the logical product of both signals is calculated and A dual output processor system, comprising: an arithmetic output unit for transmitting an arithmetic output signal to the input / output unit, wherein the input / output unit determines whether to be accessed according to a signal from the logical operation output unit. .
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-
1988
- 1988-04-13 JP JP63090752A patent/JPH0682283B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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