JPH0683050B2 - 振幅変換回路 - Google Patents
振幅変換回路Info
- Publication number
- JPH0683050B2 JPH0683050B2 JP62069609A JP6960987A JPH0683050B2 JP H0683050 B2 JPH0683050 B2 JP H0683050B2 JP 62069609 A JP62069609 A JP 62069609A JP 6960987 A JP6960987 A JP 6960987A JP H0683050 B2 JPH0683050 B2 JP H0683050B2
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- Japan
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- mosfet
- mosfets
- transistor
- gate
- potential
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタ回路とＣ−MOSFET回路
とが同一半導体基板上に集積された半導体集積回路（以
後Bi−CMOS集積回路と称する）に関し、特に論理回路に
おいてバイポーラトランジスタによるECL論理回路の論
理振幅をＣ−MOSFETによる論理回路の論理振幅に変換す
る振幅変換回路に関する。
とが同一半導体基板上に集積された半導体集積回路（以
後Bi−CMOS集積回路と称する）に関し、特に論理回路に
おいてバイポーラトランジスタによるECL論理回路の論
理振幅をＣ−MOSFETによる論理回路の論理振幅に変換す
る振幅変換回路に関する。
近年、その高速性からスーパーコンピュータや測定機器
にひんぱんに用いられているECL論理回路は、その論理
振幅が、260mVp-pから500mVp-pに設定されている場合が
多く、TTLやＣ−MOSの論理回路の論理振幅に比べ著しく
小さい為、論理回路として最も一般的なＣ−MOSの回路
と接続する場合には、ECLの論理振幅を増幅する必要が
有る。
にひんぱんに用いられているECL論理回路は、その論理
振幅が、260mVp-pから500mVp-pに設定されている場合が
多く、TTLやＣ−MOSの論理回路の論理振幅に比べ著しく
小さい為、論理回路として最も一般的なＣ−MOSの回路
と接続する場合には、ECLの論理振幅を増幅する必要が
有る。
Bi−CMOS集積回路においては、従来、第５図に示す回路
が用いられていた。トランジスタ25,26と抵抗27,28と定
電流源33とでECLのバッファが構成され、抵抗27,28の両
端からは各々互いに位相が180゜異なる信号が得られ
る。トランジスタ29,31はMOSのＰチャネルFETである。
トランジスタ26がON,トランジスタ25がOFFすると、抵抗
28が抵抗値をR28,電流源33の電流値をI33として、トラ
ンジスタ26のコレクタ電圧がR28・I33だけ電源34の電圧
VCCより下がる。従ってMOSFET29のゲート，ソース間電
圧VGS29はVGS29＝R28×I33となる。MOSFET31のゲート，
ソース間電圧VGS31はトランジスタ25がOFFしているから
“0V"である。ゆえにMOSFET29はON,MOSFET31はOFFで ID29＝Ｋ（W/L）×（VGS29−Vt）２ と表わせる（W:ゲート幅、L:ゲート長、K:トランスコン
ダクタンスパラメータ、Vt:しきい値電圧、ID29MOSFET2
9のドレイン電流）。ID29はドレインとゲートが短絡さ
れているＮ型MOSFET30を駆動し、Ｎ型MOSFET32とのカレ
ントミラー対を導通状態にする。この時Ｐ型MOSFET31は
OFFだから出力端子35の電圧V35はV35≒０である。
が用いられていた。トランジスタ25,26と抵抗27,28と定
電流源33とでECLのバッファが構成され、抵抗27,28の両
端からは各々互いに位相が180゜異なる信号が得られ
る。トランジスタ29,31はMOSのＰチャネルFETである。
トランジスタ26がON,トランジスタ25がOFFすると、抵抗
28が抵抗値をR28,電流源33の電流値をI33として、トラ
ンジスタ26のコレクタ電圧がR28・I33だけ電源34の電圧
VCCより下がる。従ってMOSFET29のゲート，ソース間電
圧VGS29はVGS29＝R28×I33となる。MOSFET31のゲート，
ソース間電圧VGS31はトランジスタ25がOFFしているから
“0V"である。ゆえにMOSFET29はON,MOSFET31はOFFで ID29＝Ｋ（W/L）×（VGS29−Vt）２ と表わせる（W:ゲート幅、L:ゲート長、K:トランスコン
ダクタンスパラメータ、Vt:しきい値電圧、ID29MOSFET2
9のドレイン電流）。ID29はドレインとゲートが短絡さ
れているＮ型MOSFET30を駆動し、Ｎ型MOSFET32とのカレ
ントミラー対を導通状態にする。この時Ｐ型MOSFET31は
OFFだから出力端子35の電圧V35はV35≒０である。
逆にトランジスタ25がON,トランジスタ26がOFFすると、
Ｐ型MOSFET29がOFFし、その結果、Ｎ型MOSFET32もOFF,
逆にＰ型MOSFET31がONするので、V35≒VCCとなる。抵抗
27,28の両端に生じたECLの論理振幅は、これでＣ−MOS
論理回路の論理振幅に変換される。
Ｐ型MOSFET29がOFFし、その結果、Ｎ型MOSFET32もOFF,
逆にＰ型MOSFET31がONするので、V35≒VCCとなる。抵抗
27,28の両端に生じたECLの論理振幅は、これでＣ−MOS
論理回路の論理振幅に変換される。
従来の振幅変換回路は、出力端子35における容量性の負
荷の駆動能力を増強する為には、MOSFET31,32のＷを大
きくしなければならず、特にＰ型MOSFET31はホールのモ
ビリティが電子のそれに比べ小さいので、Ｎ型MOSFETに
比べ２倍から３倍もの大きなＷを必要とする。当然、負
荷駆動能力の高い大きなＣ−MOSFETは大きなゲート入力
容量を有し、その為MOSFET29,30もＷを大きくして負荷
駆動力を向上させる必要が有る。従来回路ではファンア
ウトを多くとる為には全てのMOSFETのＷを大きくしなけ
ればならなくなってしまい回路の高速性をそこなう欠点
がある。
荷の駆動能力を増強する為には、MOSFET31,32のＷを大
きくしなければならず、特にＰ型MOSFET31はホールのモ
ビリティが電子のそれに比べ小さいので、Ｎ型MOSFETに
比べ２倍から３倍もの大きなＷを必要とする。当然、負
荷駆動能力の高い大きなＣ−MOSFETは大きなゲート入力
容量を有し、その為MOSFET29,30もＷを大きくして負荷
駆動力を向上させる必要が有る。従来回路ではファンア
ウトを多くとる為には全てのMOSFETのＷを大きくしなけ
ればならなくなってしまい回路の高速性をそこなう欠点
がある。
本発明の振幅変換回路は、第一，第二のバイポーラトラ
ンジスタと定電流源と前記第一，第二のバイポーラトラ
ンジスタのコレクタに各々接続された第一，第二の負荷
抵抗とで差動増幅器が構成され、前記第一，第二のバイ
ポーラトランジスタのベースの少くとも一方には、第
一，第二のバイポーラトランジスタを交互にしゃ断、導
通ならしめるに十分な信号電圧が加えられ、前記第一の
バイポーラトランジスタのコレクタにソースが接続され
ゲートが前記第二のバイポーラトランジスタのコレクタ
に接続されドレインが前記第一，第二のバイポーラトラ
ンジスタと同じ導電特性を有しコレクタを第一の電位に
接続された第三のバイポーラトランジスタのベースに接
続された第一のMOSFETを有し、前記第一のMOSFETの導通
時にはしゃ断し、前記第一のMOSFETがしゃ断している時
は導通する様にゲートとソースが、それぞれ第一あるい
は第二のバイポーラトランジスタのコレクタと前記第一
の電位に結線された第二のMOSFETを有し、この第二のMO
SFETのドレインには前記第二のMOSFETと相補型を成す第
三のMOSFETのゲートとドレインと、前記第三のMOSFETと
同じ導電型の第四，第五のMOSFETのゲートが接続され前
記第三，第四，第五のMOSFETのソースは第二の電位に接
続され、前記第四，第五のMOSFETは前記第三のMOSFETの
対し各々カレントミラー対を成し、前記第二のMOSFETが
しゃ断すると、前記第三，第四，第五のMOSFETもしゃ断
し、前記第二のMOSFETが導通すると前記第三，第四，第
五のMOSFETも導通せしめる結線が成され、前記第三のバ
イポーラトランジスタのエミッタには、一端が前記第二
の電位に接続された第三の抵抗の他端と前記第四のMOSF
ETのドレインが接続され、出力を前記第三のバイポーラ
トランジスタのエミッタより取り出すことを特徴とす
る。
ンジスタと定電流源と前記第一，第二のバイポーラトラ
ンジスタのコレクタに各々接続された第一，第二の負荷
抵抗とで差動増幅器が構成され、前記第一，第二のバイ
ポーラトランジスタのベースの少くとも一方には、第
一，第二のバイポーラトランジスタを交互にしゃ断、導
通ならしめるに十分な信号電圧が加えられ、前記第一の
バイポーラトランジスタのコレクタにソースが接続され
ゲートが前記第二のバイポーラトランジスタのコレクタ
に接続されドレインが前記第一，第二のバイポーラトラ
ンジスタと同じ導電特性を有しコレクタを第一の電位に
接続された第三のバイポーラトランジスタのベースに接
続された第一のMOSFETを有し、前記第一のMOSFETの導通
時にはしゃ断し、前記第一のMOSFETがしゃ断している時
は導通する様にゲートとソースが、それぞれ第一あるい
は第二のバイポーラトランジスタのコレクタと前記第一
の電位に結線された第二のMOSFETを有し、この第二のMO
SFETのドレインには前記第二のMOSFETと相補型を成す第
三のMOSFETのゲートとドレインと、前記第三のMOSFETと
同じ導電型の第四，第五のMOSFETのゲートが接続され前
記第三，第四，第五のMOSFETのソースは第二の電位に接
続され、前記第四，第五のMOSFETは前記第三のMOSFETの
対し各々カレントミラー対を成し、前記第二のMOSFETが
しゃ断すると、前記第三，第四，第五のMOSFETもしゃ断
し、前記第二のMOSFETが導通すると前記第三，第四，第
五のMOSFETも導通せしめる結線が成され、前記第三のバ
イポーラトランジスタのエミッタには、一端が前記第二
の電位に接続された第三の抵抗の他端と前記第四のMOSF
ETのドレインが接続され、出力を前記第三のバイポーラ
トランジスタのエミッタより取り出すことを特徴とす
る。
第１図は本発明の第一の実施例の回路図である。トラン
ジスタ1,2と抵抗値Rcなる抵抗3,4と定電流源６とでECL
バッファを成す。５はＰ型のMOSFETで、バイポーラトラ
ンジスタ７のベースバイアス電流路を開閉する。Ｎ型MO
SFET11はＣ−MOSFET9,10から成るカレントミラー回路で
駆動され、トランジスタ７がOFFの時ONして出力端子13
の電圧の0Vに引き下げる役割をする。Ｎ型MOSFET12はMO
SFET11と同様、Ｃ−MOSFET9,10から成るカレントミラー
回路で駆動され、トランジスタ７がOFFする時、ターンO
Nしトランジスタ７のベース電荷を引き出しトランジス
タ７のターンOFF時の遷移時間を短縮する。
ジスタ1,2と抵抗値Rcなる抵抗3,4と定電流源６とでECL
バッファを成す。５はＰ型のMOSFETで、バイポーラトラ
ンジスタ７のベースバイアス電流路を開閉する。Ｎ型MO
SFET11はＣ−MOSFET9,10から成るカレントミラー回路で
駆動され、トランジスタ７がOFFの時ONして出力端子13
の電圧の0Vに引き下げる役割をする。Ｎ型MOSFET12はMO
SFET11と同様、Ｃ−MOSFET9,10から成るカレントミラー
回路で駆動され、トランジスタ７がOFFする時、ターンO
Nしトランジスタ７のベース電荷を引き出しトランジス
タ７のターンOFF時の遷移時間を短縮する。
トランジスタ１がONしトランジスタ２がOFFするとＰ型M
OSFET5のソース電位が電源14の電圧VCCにほぼ等しくな
り、ゲート電圧がVCC−RcI6となるので、Ｐ型MOSFET5は
ターンONしトランジスタ７にベースバイアスが加わりエ
ミッタホロワとして動作を始める。Ｐ型MOSFET9のゲー
ト，ソース電圧VGSはこの時0VだからカットOFFしてお
り、Ｎ型MOSFET10,11,12もOFFする。従って出力端子13
から見ると、あたかも第２図の回路として動作している
様に見える。同図中５′はＰ型MOSFET5のON抵抗に相当
する。
OSFET5のソース電位が電源14の電圧VCCにほぼ等しくな
り、ゲート電圧がVCC−RcI6となるので、Ｐ型MOSFET5は
ターンONしトランジスタ７にベースバイアスが加わりエ
ミッタホロワとして動作を始める。Ｐ型MOSFET9のゲー
ト，ソース電圧VGSはこの時0VだからカットOFFしてお
り、Ｎ型MOSFET10,11,12もOFFする。従って出力端子13
から見ると、あたかも第２図の回路として動作している
様に見える。同図中５′はＰ型MOSFET5のON抵抗に相当
する。
さて第１図に戻り、トランジスタ１がOFFすると、トラ
ンジスタ２とトランジスタ１のコレクタ電位が逆転し、
FET5がOFFし、トランジスタ７のベースバイアス回路が
しゃ断されトランジスタ７もOFFし、かわってFET9がON
する。FET9とFET10とで構成されたカレントミラー回路
の基準電流発生回路が起動し、FET12とFET11がONする。
ンジスタ２とトランジスタ１のコレクタ電位が逆転し、
FET5がOFFし、トランジスタ７のベースバイアス回路が
しゃ断されトランジスタ７もOFFし、かわってFET9がON
する。FET9とFET10とで構成されたカレントミラー回路
の基準電流発生回路が起動し、FET12とFET11がONする。
FET12はOFFしたトランジスタ７のベース蓄積電荷を吸い
出し、FET11は出力端子13を0V方向へ駆動する。第３図
に第２図と同様、出力端子から見た出力がロウレベル時
の内部回路を示す。
出し、FET11は出力端子13を0V方向へ駆動する。第３図
に第２図と同様、出力端子から見た出力がロウレベル時
の内部回路を示す。
第４図は本発明の第二の実施例を示したものである。第
１図と同じ素子には同じ番号が付してある。エミッタホ
ロワ７のベースバイアス電流路の開閉を行う素子として
Ｎ型MOSFET15を用いた例である。
１図と同じ素子には同じ番号が付してある。エミッタホ
ロワ７のベースバイアス電流路の開閉を行う素子として
Ｎ型MOSFET15を用いた例である。
以上説明した様に本発明は、出力段にMOSFETの替りにバ
イポーラトランジスタのエミッタホロワを採用したこと
でファンアウトをふやした場合の負荷容量の増加による
動作速度の低下を小さくすることができる効果がある。
又、エミッタホロワのベースに、MOSFETによるベース蓄
積電荷の放電路を設けたことでエミッタホロワ自体の遷
移時間も短くできる効果を有する。
イポーラトランジスタのエミッタホロワを採用したこと
でファンアウトをふやした場合の負荷容量の増加による
動作速度の低下を小さくすることができる効果がある。
又、エミッタホロワのベースに、MOSFETによるベース蓄
積電荷の放電路を設けたことでエミッタホロワ自体の遷
移時間も短くできる効果を有する。
第１図は本発明の一実施例の回路図、第２図，第３図は
第１図の動作説明用の回路図、第４図は本発明の他の実
施例の回路図、第５図は従来例の回路図である。 1,2……差動増幅器を構成するNPNバイポーラトランジス
タ、3,4……差動増幅器の負荷抵抗、５……差動増幅器
の出力によってしゃ断，導通するＰ型MOSFET、６……差
動増幅器を構成する定電流源、７……エミッタホロワを
成すNPNトランジスタ、８……エミッタホロワを構成す
る抵抗、９……MOSFET5と逆相の動作をするＰ型MOSFE
T、10,11,12……カレントミラー対を構成するＮ型MOSFE
T、13……出力端子、14……電源、15……Ｎ型MOSFET。
第１図の動作説明用の回路図、第４図は本発明の他の実
施例の回路図、第５図は従来例の回路図である。 1,2……差動増幅器を構成するNPNバイポーラトランジス
タ、3,4……差動増幅器の負荷抵抗、５……差動増幅器
の出力によってしゃ断，導通するＰ型MOSFET、６……差
動増幅器を構成する定電流源、７……エミッタホロワを
成すNPNトランジスタ、８……エミッタホロワを構成す
る抵抗、９……MOSFET5と逆相の動作をするＰ型MOSFE
T、10,11,12……カレントミラー対を構成するＮ型MOSFE
T、13……出力端子、14……電源、15……Ｎ型MOSFET。
Claims (1)
- 【請求項１】第一，第二のバイポーラトランジスタと定
電流源と前記第一，第二のバイポーラトランジスタのコ
レクタに各々接続された第一，第二の負荷抵抗とで差動
増幅器が構成され、前記第一，第二のバイポーラトラン
ジスタのベースの少くとも一方には、第一，第二のバイ
ポーラトランジスタを交互にしゃ断、導通ならしめるに
十分な信号電圧が加えられ、前記第一のバイポーラトラ
ンジスタのコレクタにソースが接続されゲートが前記第
二のバイポーラトランジスタのコレクタに接続されドレ
インが前記第一，第二のバイポーラトランジスタと同じ
導電特性を有しコレクタを第一の電位に接続された第三
のバイポーラトランジスタのベースに接続された第一の
MOSFETを有し、前記第一のMOSFETの導通時にはしゃ断
し、前記第一のMOSFETがしゃ断している時は導通する様
にゲートとソースが、それぞれ第一あるいは第二のバイ
ポーラトランジスタのコレクタと前記第一の電位に結線
された第二のMOSFETを有し、この第二のMOSFETのドレイ
ンには前記第二のMOSFETと相補型を成す第三のMOSFETの
ゲートとドレインと、前記第三のMOSFETと同じ導電型の
第四，第五のMOSFETのゲートが接続され前記第三，第
四，第五のMOSFETのソースは第二の電位に接続され、前
記第四，第五のMOSFETは前記第三のMOSFETの対し各々カ
レントミラー対を成し、前記第二のMOSFETがしゃ断する
と、前記第三，第四，第五のMOSFETもしゃ断し、前記第
二のMOSFETが導通すると前記第三，第四，第五のMOSFET
も導通せしめる結線が成され、前記第三のバイポーラト
ランジスタのエミッタには、一端が前記第二の電位に接
続された第三の抵抗の他端と前記第四のMOSFETのドレイ
ンが接続され、出力を前記第三のバイポーラトランジス
タのエミッタより取り出すことを特徴とする振幅変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069609A JPH0683050B2 (ja) | 1987-03-23 | 1987-03-23 | 振幅変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069609A JPH0683050B2 (ja) | 1987-03-23 | 1987-03-23 | 振幅変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234626A JPS63234626A (ja) | 1988-09-29 |
| JPH0683050B2 true JPH0683050B2 (ja) | 1994-10-19 |
Family
ID=13407763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069609A Expired - Lifetime JPH0683050B2 (ja) | 1987-03-23 | 1987-03-23 | 振幅変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683050B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851586A1 (fr) * | 1996-12-31 | 1998-07-01 | Koninklijke Philips Electronics N.V. | Circuit intégré contenant un dissymétriseur |
-
1987
- 1987-03-23 JP JP62069609A patent/JPH0683050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234626A (ja) | 1988-09-29 |
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