JPH0691085B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0691085B2 JPH0691085B2 JP60209505A JP20950585A JPH0691085B2 JP H0691085 B2 JPH0691085 B2 JP H0691085B2 JP 60209505 A JP60209505 A JP 60209505A JP 20950585 A JP20950585 A JP 20950585A JP H0691085 B2 JPH0691085 B2 JP H0691085B2
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- Japan
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- metal wiring
- oxide film
- integrated circuit
- semiconductor integrated
- circuit device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特にその金属
配線を微細化し、さらには封止用樹脂の応力による金属
配線の変形を防止できるようその半導体プロセス技術を
改良したものに関するものである。
配線を微細化し、さらには封止用樹脂の応力による金属
配線の変形を防止できるようその半導体プロセス技術を
改良したものに関するものである。
近年、半導体集積回路の微細化は急速に進んできた。特
に縮小投影型露光装置の出現で、集積回路チップに対し
て５倍か10倍のマスクを用いるようになり、マスクの微
細化、及び寸法精度は格段に向上した。
に縮小投影型露光装置の出現で、集積回路チップに対し
て５倍か10倍のマスクを用いるようになり、マスクの微
細化、及び寸法精度は格段に向上した。
またレジストの露光においてもEB露光装置,X線リソグラ
フィ装置が出現し、最小線幅0.5μｍ程度が実現可能に
なっている。しかしながら集積回路チップ内の金属配線
の幅，間隔は現在のところ2.0〜2.5μｍ程度が限界とな
っている。なぜならば、金属配線のだれで配線間がショ
ートする確率が増え、歩留りが大幅に下がることになる
からである。また樹脂封止したのちの樹脂の応力によっ
て金属配線が変形し、ひいては、配線間がショートして
集積回路の故障を生じるという問題も発生してきた。
フィ装置が出現し、最小線幅0.5μｍ程度が実現可能に
なっている。しかしながら集積回路チップ内の金属配線
の幅，間隔は現在のところ2.0〜2.5μｍ程度が限界とな
っている。なぜならば、金属配線のだれで配線間がショ
ートする確率が増え、歩留りが大幅に下がることになる
からである。また樹脂封止したのちの樹脂の応力によっ
て金属配線が変形し、ひいては、配線間がショートして
集積回路の故障を生じるという問題も発生してきた。
以上のことに関する参考文献としては、日経エレクトロ
ニクス・マイクロデバイセズ 1984年６月11日pp.82〜9
2「低応力化が済むVLSI用エポキシ封止材」がある。
ニクス・マイクロデバイセズ 1984年６月11日pp.82〜9
2「低応力化が済むVLSI用エポキシ封止材」がある。
第３図（ａ）に従来の半導体集積回路装置の金属配線の
平面図を、第３図（ｂ）に同図（ａ）のIV-IV線側断面
図を示す。図において、１は半導体基板、２はフィール
ド酸化膜、３はリンシリケート酸化膜（PSG膜）、４は
パッシベーション膜、５は金属配線、６は金属配線５の
だれによるショート部、７はPSG膜の欠陥部である。
平面図を、第３図（ｂ）に同図（ａ）のIV-IV線側断面
図を示す。図において、１は半導体基板、２はフィール
ド酸化膜、３はリンシリケート酸化膜（PSG膜）、４は
パッシベーション膜、５は金属配線、６は金属配線５の
だれによるショート部、７はPSG膜の欠陥部である。
この従来の装置ではPSG膜3,金属配線５等の形成時にお
いてゴミ等によってこれらの形状がくずれ、金属配線５
のだれによるショート６が多く発生する。
いてゴミ等によってこれらの形状がくずれ、金属配線５
のだれによるショート６が多く発生する。
第４図は従来装置において、樹脂の応力により金属配線
間がショートした状態の平面図及び側断面図を示す。図
において、８は金属配線間のショート部、９は封止用樹
脂である。この装置は樹脂９の矢印Ｚ方向の応力によっ
て金属配線５が変形し、８の所でショートしたものであ
る。
間がショートした状態の平面図及び側断面図を示す。図
において、８は金属配線間のショート部、９は封止用樹
脂である。この装置は樹脂９の矢印Ｚ方向の応力によっ
て金属配線５が変形し、８の所でショートしたものであ
る。
このような従来の装置では、金属配線間の間隔が小さく
なるほど、PSG膜，フィールド酸化膜の欠陥によって金
属配線がショートする確率が高くなった。そしてこの対
策としては金属配線間隔を広くとる必要があるが、これ
ではチップサイズが大きくなり、コストアップになると
いう問題があった。
なるほど、PSG膜，フィールド酸化膜の欠陥によって金
属配線がショートする確率が高くなった。そしてこの対
策としては金属配線間隔を広くとる必要があるが、これ
ではチップサイズが大きくなり、コストアップになると
いう問題があった。
また、樹脂の応力による変形の対策として、集積回路チ
ップ表面を樹脂封止する前にポリイミド等の樹脂でコー
ティングする方法があるが、この方法では処理工程が増
え、量産性がよくなく、コストアップにつながるという
欠点があった。
ップ表面を樹脂封止する前にポリイミド等の樹脂でコー
ティングする方法があるが、この方法では処理工程が増
え、量産性がよくなく、コストアップにつながるという
欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、金属配線の変形を防止できる、信頼性の高い
半導体集積回路装置を提供することを目的とする。
たもので、金属配線の変形を防止できる、信頼性の高い
半導体集積回路装置を提供することを目的とする。
この発明に係る半導体集積回路装置は、ゲート電極を有
するトランジスタが形成される半導体基板上に、フィー
ルド酸化膜、リンシリケート酸化膜、金属配線及びパッ
シベーション膜を順次積層した半導体装置において、上
記フィールド酸化膜の平坦な表面上であって、金属配線
を形成すべき領域の間の下方に、上記トランジスタのゲ
ート電極と同一層にある導電体層を埋設し、上記導電体
層によりリンシリケート酸化膜に生じた凹凸の段差にお
ける凹部に金属配線を配設するようにしたものである。
するトランジスタが形成される半導体基板上に、フィー
ルド酸化膜、リンシリケート酸化膜、金属配線及びパッ
シベーション膜を順次積層した半導体装置において、上
記フィールド酸化膜の平坦な表面上であって、金属配線
を形成すべき領域の間の下方に、上記トランジスタのゲ
ート電極と同一層にある導電体層を埋設し、上記導電体
層によりリンシリケート酸化膜に生じた凹凸の段差にお
ける凹部に金属配線を配設するようにしたものである。
この発明においては、リンシリケート酸化膜に凹凸の段
差をつけ、金属配線のその凹部に埋めるようにしたか
ら、金属配線のだれによる金属配線間のショートは発生
しにくく、また金属配線は横方向の応力に対して変形し
にくくなる。
差をつけ、金属配線のその凹部に埋めるようにしたか
ら、金属配線のだれによる金属配線間のショートは発生
しにくく、また金属配線は横方向の応力に対して変形し
にくくなる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置を示
し、第１図（ａ）はその平面図を、第１図（ｂ）は第１
図（ａ）のIII-III線側断面図を示す。図において、14
はトランジスタのゲート電極が形成されるのと同一の層
に、これと同一材料で形成された多結晶シリコン層であ
り、金属配線を形成すべき領域の間の下方に埋設されて
いる。13はトランジスタのシリコンゲート酸化膜と同一
材料で形成され、この多結晶シリコン層14を覆うシリコ
ン酸化膜である。その他第３図，第４図と同一符号は同
一部分を示す。
図は本発明の一実施例による半導体集積回路装置を示
し、第１図（ａ）はその平面図を、第１図（ｂ）は第１
図（ａ）のIII-III線側断面図を示す。図において、14
はトランジスタのゲート電極が形成されるのと同一の層
に、これと同一材料で形成された多結晶シリコン層であ
り、金属配線を形成すべき領域の間の下方に埋設されて
いる。13はトランジスタのシリコンゲート酸化膜と同一
材料で形成され、この多結晶シリコン層14を覆うシリコ
ン酸化膜である。その他第３図，第４図と同一符号は同
一部分を示す。
本発明の理解を容易にするため一般的なＮチャネルMOS
プロセスフローを示す第２図を用いて本実施例のプロセ
スを説明する。
プロセスフローを示す第２図を用いて本実施例のプロセ
スを説明する。
まず第２図（ａ）に示すように、Ｐ型シリコン基板１の
表面を熱酸化し、全面に200〜800Åのシリコン酸化膜11
を形成する。次にCVD法による窒化シリコン膜（図示せ
ず）をシリコン酸化膜11上に形成し、トランジスタが形
成する活性化領域、及び上部に金属配線をパターニング
する予定の領域に対応した場合を残して、窒化シリコン
膜を選択除去する。この図では金属配線をパターニング
する領域に対応した場合を残したものを示している。次
に第２図（ｂ）のように窒化シリコン膜をマスクとして
ボロンをイオン注入し、基板表面の寄生MOS発生防止の
ためP+型領域12を形成する。さらに第２図（ｃ）のよう
に窒化シリコン膜をマスクとして熱酸化を行い0.7〜1.4
μｍ程度のフィールド酸化膜２を形成し、窒化シリコン
膜，シリコン酸化膜を全面除去する。また、周辺回路回
路部のトランジスタが形成される場合は前記活性化領域
に熱酸化によって300〜1000Åのシリコン酸化膜を形成
し、さらに多結晶シリコン層を減圧CVD法によって3000
〜6000Åの厚みで全面に形成し、MOSトランジスタのゲ
ート及び配線となる部分を残してこれを選択除去し、多
結晶シリコン層の表面に300〜800Åの厚みでシリコン酸
化膜を形成する。次に第２図（ｄ）のようにフィールド
酸化膜２をマスクとしてＮ型不純物拡散層10を形成す
る。これと同時にトランジスタのソース・ドレインの不
純物拡散層が形成される。次に第２図（ｅ）のようにCV
D法によるリンシリゲート酸化膜（PSG膜）３を5000〜11
000Å形成し、さらに金属配線５をパターニングし形成
する。最後にパッシベーション膜９を積み完了する。
表面を熱酸化し、全面に200〜800Åのシリコン酸化膜11
を形成する。次にCVD法による窒化シリコン膜（図示せ
ず）をシリコン酸化膜11上に形成し、トランジスタが形
成する活性化領域、及び上部に金属配線をパターニング
する予定の領域に対応した場合を残して、窒化シリコン
膜を選択除去する。この図では金属配線をパターニング
する領域に対応した場合を残したものを示している。次
に第２図（ｂ）のように窒化シリコン膜をマスクとして
ボロンをイオン注入し、基板表面の寄生MOS発生防止の
ためP+型領域12を形成する。さらに第２図（ｃ）のよう
に窒化シリコン膜をマスクとして熱酸化を行い0.7〜1.4
μｍ程度のフィールド酸化膜２を形成し、窒化シリコン
膜，シリコン酸化膜を全面除去する。また、周辺回路回
路部のトランジスタが形成される場合は前記活性化領域
に熱酸化によって300〜1000Åのシリコン酸化膜を形成
し、さらに多結晶シリコン層を減圧CVD法によって3000
〜6000Åの厚みで全面に形成し、MOSトランジスタのゲ
ート及び配線となる部分を残してこれを選択除去し、多
結晶シリコン層の表面に300〜800Åの厚みでシリコン酸
化膜を形成する。次に第２図（ｄ）のようにフィールド
酸化膜２をマスクとしてＮ型不純物拡散層10を形成す
る。これと同時にトランジスタのソース・ドレインの不
純物拡散層が形成される。次に第２図（ｅ）のようにCV
D法によるリンシリゲート酸化膜（PSG膜）３を5000〜11
000Å形成し、さらに金属配線５をパターニングし形成
する。最後にパッシベーション膜９を積み完了する。
このプロセス過程において、本実施例では金属配線５間
の下方のトランジスタのゲート電極と同一の層に形成さ
れた多結晶シリコン層14と、これを覆うシリコン酸化膜
があって、その上部のPSG膜３に約4000〜7000Å程度の
凹凸段差を生じさせ、この凹部3aに金属配線５をパター
ニングするようにしている。金属配線５の厚みは7000〜
1000ÅであるのでPSG膜３の凹部3aに十分埋まることに
なる。
の下方のトランジスタのゲート電極と同一の層に形成さ
れた多結晶シリコン層14と、これを覆うシリコン酸化膜
があって、その上部のPSG膜３に約4000〜7000Å程度の
凹凸段差を生じさせ、この凹部3aに金属配線５をパター
ニングするようにしている。金属配線５の厚みは7000〜
1000ÅであるのでPSG膜３の凹部3aに十分埋まることに
なる。
こうすることにより、PSG膜３と金属配線５との接触面
積は、従来に比べて大きくなり、さらに金属配線５はPS
G膜３に埋まっているため横方向からの応力に対しても
変形しにくい。またPSG膜３及びフィールド酸化膜２に
何らかの欠陥があっても、その欠陥の深さがPSG膜３の
凹部3aのへこみをはるかに超えた7000Å以上の欠陥でな
い限り金属配線５のショートは発生しにくくなる。この
ように金属配線間のショートは発生しにくく、また横方
向からの応力に対しても変形しにくくなるので、樹脂封
止工程中及び製品完成後の温度環境の変化による樹脂の
歪みによって引き起こされる金属配線の変形を大幅に低
減しうる。
積は、従来に比べて大きくなり、さらに金属配線５はPS
G膜３に埋まっているため横方向からの応力に対しても
変形しにくい。またPSG膜３及びフィールド酸化膜２に
何らかの欠陥があっても、その欠陥の深さがPSG膜３の
凹部3aのへこみをはるかに超えた7000Å以上の欠陥でな
い限り金属配線５のショートは発生しにくくなる。この
ように金属配線間のショートは発生しにくく、また横方
向からの応力に対しても変形しにくくなるので、樹脂封
止工程中及び製品完成後の温度環境の変化による樹脂の
歪みによって引き起こされる金属配線の変形を大幅に低
減しうる。
さらに本発明を適用すれば従来のような周辺パターンを
粗くするとか、高精製された低応力樹脂を用いるとか、
シリコンチップ表面をポリイミド等でコーティングする
などを必要とせずに、金属配線間のショートを防止する
ことができ、より安価に信頼性の高い装置が得られる。
粗くするとか、高精製された低応力樹脂を用いるとか、
シリコンチップ表面をポリイミド等でコーティングする
などを必要とせずに、金属配線間のショートを防止する
ことができ、より安価に信頼性の高い装置が得られる。
また、本実施例においては、多結晶シリコン層はトラン
ジスタのゲートを構成する材質と同一にすることができ
るので、従来方式に半導体プロセスを何ら追加すること
なく、装置を安価に実現できるというメリットがある。
ジスタのゲートを構成する材質と同一にすることができ
るので、従来方式に半導体プロセスを何ら追加すること
なく、装置を安価に実現できるというメリットがある。
以上のように、本発明に係る半導体集積回路によれば、
ゲート電極を有するトランジスタが形成される半導体基
板上に、フィールド酸化膜、リンシリケート酸化膜、金
属配線及びパッシベーション膜を順次積層した半導体装
置において、上記フィールド酸化膜の平坦な表面上であ
って、金属配線を形成すべき領域の間の下方に、上記ト
ランジスタのゲート電極と同一層にある導電体層を埋設
し、上記導電体層によりリンシリケート酸化膜に生じた
凹凸の段差における凹部に金属配線を配設するようにし
たので、金属配線のだれによる金属配線間のショートは
発生しにくく、また横方向からの応力に対しても変形し
にくくなるので、樹脂封止工程中及び製品完成後の温度
環境の変化による樹脂の歪によって引き起こされる金属
配線の変形を大幅に低減しうる効果がある。
ゲート電極を有するトランジスタが形成される半導体基
板上に、フィールド酸化膜、リンシリケート酸化膜、金
属配線及びパッシベーション膜を順次積層した半導体装
置において、上記フィールド酸化膜の平坦な表面上であ
って、金属配線を形成すべき領域の間の下方に、上記ト
ランジスタのゲート電極と同一層にある導電体層を埋設
し、上記導電体層によりリンシリケート酸化膜に生じた
凹凸の段差における凹部に金属配線を配設するようにし
たので、金属配線のだれによる金属配線間のショートは
発生しにくく、また横方向からの応力に対しても変形し
にくくなるので、樹脂封止工程中及び製品完成後の温度
環境の変化による樹脂の歪によって引き起こされる金属
配線の変形を大幅に低減しうる効果がある。
第１図（ａ），（ｂ）は本発明の一実施例のパターン平
面図及び第１図（ａ）のIII-III線側断面図、第２図
（ａ）〜（ｅ）は一般的にＮチャンネルMOSプロセスフ
ロー図、第３図（ａ），（ｂ）は従来の金属配線の平面
図及び第３図（ａ）のIV-IV線側断面図、第４図
（ａ），（ｂ）は樹脂応力によって変形された金属配線
の平面図及び第４図（ａ）のV-V線断面図である。 １……半導体基板、２……フィールド酸化膜、３……リ
ンシリゲート酸化膜（PSG膜）、４……パッシベーショ
ン膜、５……金属配線、6,8……金属配線間のショート
部分、７……リンシリゲート酸化膜の欠陥部、９……封
止用樹脂、Ｚ……樹脂の応力、10……不純物拡散層、11
……窒化シリコン膜、12……P+型領域、13……シリコン
ゲート酸化膜、14……多結晶シリコン層。 なお図中同一符号は同一又は相当部分を示す。
面図及び第１図（ａ）のIII-III線側断面図、第２図
（ａ）〜（ｅ）は一般的にＮチャンネルMOSプロセスフ
ロー図、第３図（ａ），（ｂ）は従来の金属配線の平面
図及び第３図（ａ）のIV-IV線側断面図、第４図
（ａ），（ｂ）は樹脂応力によって変形された金属配線
の平面図及び第４図（ａ）のV-V線断面図である。 １……半導体基板、２……フィールド酸化膜、３……リ
ンシリゲート酸化膜（PSG膜）、４……パッシベーショ
ン膜、５……金属配線、6,8……金属配線間のショート
部分、７……リンシリゲート酸化膜の欠陥部、９……封
止用樹脂、Ｚ……樹脂の応力、10……不純物拡散層、11
……窒化シリコン膜、12……P+型領域、13……シリコン
ゲート酸化膜、14……多結晶シリコン層。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】ゲート電極を有するトランジスタが形成さ
れる半導体基板上に、フィールド酸化膜、リンシリケー
ト酸化膜、金属配線、及びパッシベーション膜を順次積
層した半導体装置において、 上記フィールド酸化膜の平坦な表面上であって、金属配
線を形成すべき領域の間の下方に、上記トランジスタの
ゲート電極と同一層にある導電体層を埋設し、 上記導電体層によりリンシリケート酸化膜に生じた凹凸
の段差における凹部に金属配線を配設したことを特徴と
する半導体集積回路装置。 - 【請求項２】上記導電体層は多結晶シリコンからなるも
のであることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 - 【請求項３】該半導体集積回路装置は樹脂で封止されて
いることを特徴とする特許請求の範囲第１項または第２
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209505A JPH0691085B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209505A JPH0691085B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269533A JPS6269533A (ja) | 1987-03-30 |
| JPH0691085B2 true JPH0691085B2 (ja) | 1994-11-14 |
Family
ID=16573909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209505A Expired - Fee Related JPH0691085B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691085B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684899A (ja) * | 1991-02-07 | 1994-03-25 | Nec Corp | 樹脂封止型半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583254A (ja) * | 1981-06-29 | 1983-01-10 | Seiko Epson Corp | 半導体装置 |
| JPS5984443A (ja) * | 1982-11-05 | 1984-05-16 | Nec Corp | 半導体装置 |
-
1985
- 1985-09-20 JP JP60209505A patent/JPH0691085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6269533A (ja) | 1987-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |