JPH0691149B2 - 集積回路装置の評価方法および集積回路装置評価用半導体装置 - Google Patents
集積回路装置の評価方法および集積回路装置評価用半導体装置Info
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- JPH0691149B2 JPH0691149B2 JP63150144A JP15014488A JPH0691149B2 JP H0691149 B2 JPH0691149 B2 JP H0691149B2 JP 63150144 A JP63150144 A JP 63150144A JP 15014488 A JP15014488 A JP 15014488A JP H0691149 B2 JPH0691149 B2 JP H0691149B2
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- circuit device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、単位回路の繰返しからなる記憶回路や論理回
路を製造する場合の歩留りを評価する際において、製造
の各技術要素毎に歩留りを評価し集積回路装置全体とし
ての歩留りを推定するとともに、各技術要素の歩留り要
因を明らかにすることを可能とする効率の高い歩留り評
価方法およびその方法を実施する装置に関するものであ
る。
路を製造する場合の歩留りを評価する際において、製造
の各技術要素毎に歩留りを評価し集積回路装置全体とし
ての歩留りを推定するとともに、各技術要素の歩留り要
因を明らかにすることを可能とする効率の高い歩留り評
価方法およびその方法を実施する装置に関するものであ
る。
従来、開発段階の集積回路の歩留りを評価する際におい
ては、目的とする集積回路そのものを試作し歩留り評価
を行なってきたが、開発当初は目的とする集積回路の歩
留りが低く、評価ができないことがあるという欠点があ
った。
ては、目的とする集積回路そのものを試作し歩留り評価
を行なってきたが、開発当初は目的とする集積回路の歩
留りが低く、評価ができないことがあるという欠点があ
った。
一方、これと平行して、目的とする集積回路と同一ウェ
ハもしくは他のウェハ上に専用のテストエレメントグル
ープ（TEG）パターンを形成し、これらをそれぞれ測定
し、各技術要素毎に歩留りを評価するという方法もとら
れていた（「近藤他、電子通信学会誌、第62巻４号、39
3頁、昭和54年４月」参照）。従来の歩留り評価TEGパタ
ーンの例を第５図に示す。第５図（ａ）は、段差上を直
行して配線が通過する場合に配線の断線と線間のショー
トもしくはリークを測定するパターンの一例を示すパタ
ーン図である。また、第５図（ｂ）は下層の配線と上層
の配線をコンタクトホールで多段接続したものを示すパ
ターン図で、コンタクト接続の歩留りを評価するもので
ある。
ハもしくは他のウェハ上に専用のテストエレメントグル
ープ（TEG）パターンを形成し、これらをそれぞれ測定
し、各技術要素毎に歩留りを評価するという方法もとら
れていた（「近藤他、電子通信学会誌、第62巻４号、39
3頁、昭和54年４月」参照）。従来の歩留り評価TEGパタ
ーンの例を第５図に示す。第５図（ａ）は、段差上を直
行して配線が通過する場合に配線の断線と線間のショー
トもしくはリークを測定するパターンの一例を示すパタ
ーン図である。また、第５図（ｂ）は下層の配線と上層
の配線をコンタクトホールで多段接続したものを示すパ
ターン図で、コンタクト接続の歩留りを評価するもので
ある。
このような従来例においては、以下に掲げる欠点を有し
ていた。
ていた。
１チップ内で各種の評価をするためには、限られたチ
ップ面積の中で領域を配分する必要があるが、そのた
め、一つの評価項目に対して割り当てられる面積は小さ
くなる。例えば第５図（ａ）の場合、配線の総延長は約
20mmであった。一方、例えば256KビットスタティックRA
M（256KSRAM）の場合を例にとると、第１層目アルミニ
ウム配線の総延長は2.8mとなる。ここで配線が断線しな
い歩留りＹは次式で表わされるとする。
ップ面積の中で領域を配分する必要があるが、そのた
め、一つの評価項目に対して割り当てられる面積は小さ
くなる。例えば第５図（ａ）の場合、配線の総延長は約
20mmであった。一方、例えば256KビットスタティックRA
M（256KSRAM）の場合を例にとると、第１層目アルミニ
ウム配線の総延長は2.8mとなる。ここで配線が断線しな
い歩留りＹは次式で表わされるとする。
Ｙ＝exp（−Ｄ・Ｌ） ここで、Ｄは欠陥率、Ｌは配線長である。256KSRAMの歩
留りが、重要なマスク層６層における断線・ショートで
決まるとし、評価時点での歩留りレベルが10％であると
して、各要素毎の歩留りを均等配分すると約83％とな
る。各要素毎の歩留りＹ＝83％の場合、Ｄ＝6.6×10-5/
mmであるから、上記TEGの場合は、その歩留りYT＝99.9
％となる。一枚のウェハで45チップ（10mm□、４インチ
ウェハ）得られるとすると、１ロット（ウェハ25枚）で
の不良品は１〜２個となり、歩留り評価精度が著しく悪
くなってしまう。さらに歩留りレベルが上がると全く評
価不能となってしまう。このような状況は第５図（ｂ）
の場合もほとんど同様である。
留りが、重要なマスク層６層における断線・ショートで
決まるとし、評価時点での歩留りレベルが10％であると
して、各要素毎の歩留りを均等配分すると約83％とな
る。各要素毎の歩留りＹ＝83％の場合、Ｄ＝6.6×10-5/
mmであるから、上記TEGの場合は、その歩留りYT＝99.9
％となる。一枚のウェハで45チップ（10mm□、４インチ
ウェハ）得られるとすると、１ロット（ウェハ25枚）で
の不良品は１〜２個となり、歩留り評価精度が著しく悪
くなってしまう。さらに歩留りレベルが上がると全く評
価不能となってしまう。このような状況は第５図（ｂ）
の場合もほとんど同様である。
このような課題を解決するために本発明は、単位回路の
繰返しからなる集積回路装置の歩留り評価方法におい
て、回路構成素子が配設された集積回路装置を所定規模
に分割し、分割された集積回路装置部分毎に配線層の接
続、配線層の線間リーク、配線層間のリークの歩留りを
評価し、歩留りの結果から集積回路装置の歩留りを求め
るようにしたものである。
繰返しからなる集積回路装置の歩留り評価方法におい
て、回路構成素子が配設された集積回路装置を所定規模
に分割し、分割された集積回路装置部分毎に配線層の接
続、配線層の線間リーク、配線層間のリークの歩留りを
評価し、歩留りの結果から集積回路装置の歩留りを求め
るようにしたものである。
また、単位回路の繰返しからなる集積回路装置におい
て、回路構成素子が配設された集積回路を歩留り評価が
可能な規模に分割し、分割された集積回路装置部分上に
配線層の接続、配線層の線間リーク、配線層間のリーク
の歩留りが測定できるようにパターンを形成したもので
ある。
て、回路構成素子が配設された集積回路を歩留り評価が
可能な規模に分割し、分割された集積回路装置部分上に
配線層の接続、配線層の線間リーク、配線層間のリーク
の歩留りが測定できるようにパターンを形成したもので
ある。
本発明においては、歩留りが評価可能レベルに達し、歩
留り評価が可能となり、問題点がどの技術要素にあるか
を明確化できる。
留り評価が可能となり、問題点がどの技術要素にあるか
を明確化できる。
本発明は、歩留りを評価しようとする記憶回路装置もし
くは論理回路装置の配線より下層の部分はそのまま用
い、これを歩留り評価が可能な適度な規模に分割し、そ
の上部に専用の配線層を形成し、歩留りに寄与する技術
要素毎の歩留り評価を可能とするものである。
くは論理回路装置の配線より下層の部分はそのまま用
い、これを歩留り評価が可能な適度な規模に分割し、そ
の上部に専用の配線層を形成し、歩留りに寄与する技術
要素毎の歩留り評価を可能とするものである。
次に、本発明の特徴と従来技術との差異について述べ
る。本発明の特徴とするところは、単位回路の繰返しか
らなる集積回路装置の歩留り評価方法において、トラン
ジスタ、ダイオード、キャパシタ、抵抗等の回路構成素
子が配設された上記集積回路装置を所定規模に分割し、
分割された集積回路装置部分毎に配線層の接続、配線層
の線間リーク、配線層間のリークの歩留りを評価し、上
記歩留りの結果から集積回路装置の歩留りを求める方
法、およびそのためのテストエレメントグループ（TE
G）を提供することにある。従来技術においては、歩留
りを評価しようとする集積回路装置の下地パターンをそ
のまま用い、さらに、歩留りが大きく変動しても歩留り
評価を可能とするように規模を分割するという考え方は
なく、目的とする集積回路そのものの歩留り評価をする
か、もしくは独立に専用の各要素毎の比較的小規模のTE
Gを設計し、これを一つのチップに搭載し評価を行なっ
ていた。
る。本発明の特徴とするところは、単位回路の繰返しか
らなる集積回路装置の歩留り評価方法において、トラン
ジスタ、ダイオード、キャパシタ、抵抗等の回路構成素
子が配設された上記集積回路装置を所定規模に分割し、
分割された集積回路装置部分毎に配線層の接続、配線層
の線間リーク、配線層間のリークの歩留りを評価し、上
記歩留りの結果から集積回路装置の歩留りを求める方
法、およびそのためのテストエレメントグループ（TE
G）を提供することにある。従来技術においては、歩留
りを評価しようとする集積回路装置の下地パターンをそ
のまま用い、さらに、歩留りが大きく変動しても歩留り
評価を可能とするように規模を分割するという考え方は
なく、目的とする集積回路そのものの歩留り評価をする
か、もしくは独立に専用の各要素毎の比較的小規模のTE
Gを設計し、これを一つのチップに搭載し評価を行なっ
ていた。
本発明の実施例においては、256KビットMOS型スタティ
ックランダムアクセスメモリ（256KSRAM）の歩留りの評
価法、並びにその時に用いる評価用TEGについて詳細に
述べる。ここで、MOSメモリの歩留りは、全体のほとん
どを占めるセルでの以下の各項目の歩留りによってほぼ
決定されると考えて良い。すなわち、 接合領域：接合リーク ゲート領域：ゲート絶縁膜リーク ワード線：断線もしくはショート ビット線：断線もしくはショート である。
ックランダムアクセスメモリ（256KSRAM）の歩留りの評
価法、並びにその時に用いる評価用TEGについて詳細に
述べる。ここで、MOSメモリの歩留りは、全体のほとん
どを占めるセルでの以下の各項目の歩留りによってほぼ
決定されると考えて良い。すなわち、 接合領域：接合リーク ゲート領域：ゲート絶縁膜リーク ワード線：断線もしくはショート ビット線：断線もしくはショート である。
本発明においては、コンタクトホール形成を行なう直前
まではMOSメモリと同一プロセスにより製造し、コンタ
クトホール以降の工程を上記各項目が評価できるパター
ンを別途用意して行なう。このとき、256Kビットの領域
を歩留り評価がしやすいように領域を適度に分割する。
本実施例では、256Kを64K領域３個、16K領域３個に分割
した。残りはパッドまでの引出し領域としている。この
様子を第１図に示す。第１図において、10はパッド、A
1,B1,C1,A2,B2,C2は領域を示す。64Kおよび16Kの各領域
は以下の３種（領域A1およびA2、領域B1およびB2、領域
C1およびC2）に分かれる。
まではMOSメモリと同一プロセスにより製造し、コンタ
クトホール以降の工程を上記各項目が評価できるパター
ンを別途用意して行なう。このとき、256Kビットの領域
を歩留り評価がしやすいように領域を適度に分割する。
本実施例では、256Kを64K領域３個、16K領域３個に分割
した。残りはパッドまでの引出し領域としている。この
様子を第１図に示す。第１図において、10はパッド、A
1,B1,C1,A2,B2,C2は領域を示す。64Kおよび16Kの各領域
は以下の３種（領域A1およびA2、領域B1およびB2、領域
C1およびC2）に分かれる。
まず、領域A1およびA2について説明する。第２図（ａ）
はメモリセルの第１層のアルミニウム（Ａ１）を基に
作成したもので、ワード線20の断線、電源線21の断線お
よびＡ１の線間リークを評価できるようになってい
る。第２図（ｂ）はメモリセルの第２層のアルミニウム
（Al2）を基に作成したもので、ビット線22の断線、ア
ース線23の断線およびAl2の線間リークを評価できるよ
うになっている。
はメモリセルの第１層のアルミニウム（Ａ１）を基に
作成したもので、ワード線20の断線、電源線21の断線お
よびＡ１の線間リークを評価できるようになってい
る。第２図（ｂ）はメモリセルの第２層のアルミニウム
（Al2）を基に作成したもので、ビット線22の断線、ア
ース線23の断線およびAl2の線間リークを評価できるよ
うになっている。
次に、領域B1およびB2について説明する。第３図（ａ）
は同様にメモリセルのＡ１を示したもので、ワード線
30の断線評価が可能で、またアルミニウム層間リーク評
価のためのＡ１電極を成している。第３図（ｂ）はア
ルミニウム層間リーク評価のためのAl2電極を成してい
る。第３図（ｃ）にＡ１とAl2の平面上の重なりの様
子を示し、第３図（ｄ）に第１層のアルミニウム（Ａ
１）31と第２層のアルミニウム（Al2）32の断面での重
なりの様子を示す。
は同様にメモリセルのＡ１を示したもので、ワード線
30の断線評価が可能で、またアルミニウム層間リーク評
価のためのＡ１電極を成している。第３図（ｂ）はア
ルミニウム層間リーク評価のためのAl2電極を成してい
る。第３図（ｃ）にＡ１とAl2の平面上の重なりの様
子を示し、第３図（ｄ）に第１層のアルミニウム（Ａ
１）31と第２層のアルミニウム（Al2）32の断面での重
なりの様子を示す。
次に、領域C1およびC2について説明する。第４図（ａ）
はＡ１のパターンを示したもので、同図（ｃ）に示す
ようにゲート40、p+接合41およびｎウェル42に接続さ
れ、上記各項目のリークが評価可能となっている。第４
図（ｂ）は、コンタクトホール以降の工程における配線
の接続を示したものである。
はＡ１のパターンを示したもので、同図（ｃ）に示す
ようにゲート40、p+接合41およびｎウェル42に接続さ
れ、上記各項目のリークが評価可能となっている。第４
図（ｂ）は、コンタクトホール以降の工程における配線
の接続を示したものである。
上記各TEGについて直流印加時の絶縁抵抗を測定し、各
々の歩留りを評価することにより、目的とする256KSRAM
の歩留りを推定することができる。
々の歩留りを評価することにより、目的とする256KSRAM
の歩留りを推定することができる。
なお、上記説明は256KSRAMについて述べたものである
が、マスタスライスLSI、スタンダードセル方式の論理L
SI等比較的規則性のあるパターンのLSIに対しても同様
に適用できる。
が、マスタスライスLSI、スタンダードセル方式の論理L
SI等比較的規則性のあるパターンのLSIに対しても同様
に適用できる。
以上説明したように本発明は、歩留り評価が可能な規模
に分割することにより、歩留りが評価可能レベルに達
し、歩留り評価が可能となる効果がある。また、各技術
要素毎に分割された評価に行なうことにより、問題点が
どの技術要素にあるかを明確化できる効果がある。従っ
て、LSIの開発の期間短縮、効率化が可能となる。
に分割することにより、歩留りが評価可能レベルに達
し、歩留り評価が可能となる効果がある。また、各技術
要素毎に分割された評価に行なうことにより、問題点が
どの技術要素にあるかを明確化できる効果がある。従っ
て、LSIの開発の期間短縮、効率化が可能となる。
第１図は本発明の実施例の全体構成図、第２図は本発明
の実施例の領域A1およびA2の部分の４ビット分の配線パ
ターン図、第３図は本発明の実施例の領域B1およびB2部
分の４ビット分の配線パターン並びに配線の重なり具合
を示すパターン図、第４図は本発明の実施例のC1および
C2部分の４ビット分の配線パターン並びにそのゲート電
極、拡散層への接続を示すパターン図、第５図は従来の
配線接続並びにコンタクト多段接続歩留り評価TEGを示
すパターン図である。 10……パッド、20,30……ワード線、21……電源線、22
……ビット線、23……アース線、31……第１層アルミニ
ウム、32……第２層アルミニウム、40……ゲート電極、
41……n+拡散層、42……ｎウェル。
の実施例の領域A1およびA2の部分の４ビット分の配線パ
ターン図、第３図は本発明の実施例の領域B1およびB2部
分の４ビット分の配線パターン並びに配線の重なり具合
を示すパターン図、第４図は本発明の実施例のC1および
C2部分の４ビット分の配線パターン並びにそのゲート電
極、拡散層への接続を示すパターン図、第５図は従来の
配線接続並びにコンタクト多段接続歩留り評価TEGを示
すパターン図である。 10……パッド、20,30……ワード線、21……電源線、22
……ビット線、23……アース線、31……第１層アルミニ
ウム、32……第２層アルミニウム、40……ゲート電極、
41……n+拡散層、42……ｎウェル。
Claims (2)
- 【請求項１】単位回路の繰返しからなる集積回路装置の
歩留り評価方法において、トランジスタ、ダイオード、
キャパシタ、抵抗等の回路構成素子が配設された前記集
積回路装置を歩留り評価が可能な規模に分割し、分割さ
れた集積回路装置部分毎に配線層の接続、配線層の線間
リーク、配線層間のリークの歩留りを評価し、前記歩留
りの結果から集積回路装置の歩留りを求めることを特徴
とする集積回路装置の評価方法。 - 【請求項２】単位回路の繰返しからなる集積回路装置に
おいて、トランジスタ、ダイオード、キャパシタ、抵抗
等の回路構成素子が配設された前記集積回路を歩留り評
価が可能な規模に分割し、分割された前記集積回路装置
部分上に配線層の接続、配線層の線間リーク、配線層間
のリークの歩留りが測定できるようにパターンを形成し
たことを特徴とする集積回路装置評価用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150144A JPH0691149B2 (ja) | 1988-06-20 | 1988-06-20 | 集積回路装置の評価方法および集積回路装置評価用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150144A JPH0691149B2 (ja) | 1988-06-20 | 1988-06-20 | 集積回路装置の評価方法および集積回路装置評価用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023255A JPH023255A (ja) | 1990-01-08 |
| JPH0691149B2 true JPH0691149B2 (ja) | 1994-11-14 |
Family
ID=15490457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150144A Expired - Fee Related JPH0691149B2 (ja) | 1988-06-20 | 1988-06-20 | 集積回路装置の評価方法および集積回路装置評価用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691149B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307148A (en) * | 1990-04-05 | 1994-04-26 | Hitachi, Ltd. | Fluorescence detection type electrophoresis apparatus |
| TW504783B (en) * | 2001-08-24 | 2002-10-01 | Promos Technologies Inc | Semiconductor device capable of detecting SAC defect in real time and method for manufacturing the same |
-
1988
- 1988-06-20 JP JP63150144A patent/JPH0691149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023255A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |