JPH0691266B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH0691266B2 JPH0691266B2 JP59116853A JP11685384A JPH0691266B2 JP H0691266 B2 JPH0691266 B2 JP H0691266B2 JP 59116853 A JP59116853 A JP 59116853A JP 11685384 A JP11685384 A JP 11685384A JP H0691266 B2 JPH0691266 B2 JP H0691266B2
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims description 46
- 238000009792 diffusion process Methods 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000002161 passivation Methods 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D8/00—Diodes
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- H10D8/25—Zener diodes
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に係り、特に、低いツ
ェナ電圧値のツェナダイオードを備えた半導体装置の製
造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a Zener diode having a low Zener voltage value.
（ロ）従来技術 通常、バイポーラ型の半導体装置に形成されるツェナダ
イオードは、プレーナ型トランジスタのエミッタおよび
ベースを利用して製造されている。(B) Prior Art Zener diodes formed in bipolar semiconductor devices are usually manufactured by utilizing the emitter and base of a planar transistor.
そして例えば、前記ツェナダイオードは、ベース層領域
よりもエミッタ領域が小さく形成されるため、その端部
が基板界面に露出しているので、この部分でもってツェ
ナ電圧特性が定められる。For example, in the Zener diode, since the emitter region is formed smaller than the base layer region, the end portion is exposed at the substrate interface, so the Zener voltage characteristic is determined by this portion.
しかして、前記Ｐ−Ｎ接合面の端部が外部からの汚染等
の影響を受けやすいので、パシベーション膜を形成して
いる。The passivation film is formed because the end of the PN junction surface is easily affected by contamination from the outside.
このパシベーション膜には、ガラスパシベーションおよ
び窒化膜パシベーションの二種類がある。There are two types of passivation films: glass passivation and nitride film passivation.
しかしながら、前記各パシベーション膜を形成すること
によりシリコンの界面準位に影響を及ぼし、前記ツェナ
ダイオードのツェナ電圧がドリフトするという問題を生
じる。However, the formation of each passivation film affects the interface level of silicon, and causes a problem that the Zener voltage of the Zener diode drifts.
従って、製品としての信頼性の低下を招くこととなる。Therefore, the reliability of the product is lowered.
さらに、従来のツェナダイオードのツェナ電圧値の設定
は、エミッタ層の拡散深さ等に依存している。Further, the setting of the Zener voltage value of the conventional Zener diode depends on the diffusion depth of the emitter layer and the like.
しかして、前記エミッタ層の拡散深さは、ベース領域の
所定位置にイオン打込みされた高濃度不純物の拡散時間
および拡散温度を適宜に可変することにより行われてい
る。Therefore, the diffusion depth of the emitter layer is set by appropriately changing the diffusion time and the diffusion temperature of the high concentration impurity ion-implanted at a predetermined position in the base region.
しかしながら、上述のような方法では、拡散深さが浅く
なるように制御するのが困難である。However, with the method as described above, it is difficult to control the diffusion depth to be shallow.
そのため、低いツェナ電圧値のツェナダイオードを形成
するのは技術的に困難である。Therefore, it is technically difficult to form a Zener diode having a low Zener voltage value.
また、低いツェナ電圧値のツェナダイオードを形成する
ために上記方法で浅い拡散層を形成したとしても、上記
拡散層表面に電極を形成する場合、拡散層が浅いために
アロイスパイクが生じると該アロイスパイクが上記拡散
層を突き抜け電極とベース層とが短絡しショートする危
険性が極めて高くなる。Even if a shallow diffusion layer is formed by the above method to form a Zener diode having a low Zener voltage value, when an electrode is formed on the surface of the diffusion layer, if the alloy spike occurs due to the shallow diffusion layer, the alloy spike is generated. There is an extremely high risk that the spike penetrates the diffusion layer to short-circuit the electrode and the base layer and cause a short circuit.
さらにまた、前記エミッタ層の拡散深さをコントロール
する場合、それぞれ拡散炉の拡散温度を可変してやる必
要があるので、非常にわずらわしいという問題もある。Furthermore, when controlling the diffusion depth of the emitter layer, it is necessary to change the diffusion temperature of the diffusion furnace, which is very troublesome.
（ハ）目的 本発明は、ツェナ電圧のドリフトをなくして、製品とし
ての信頼性の向上を図り得るツェナダイオードを備えた
半導体装置の製造方法を提供することを目的としてい
る。(C) Purpose The present invention has an object to provide a method for manufacturing a semiconductor device provided with a Zener diode which can improve the reliability as a product by eliminating the drift of the Zener voltage.
また、所望、特に低いツェナ電圧値を容易に得ることの
できるツェナダイオードを備えた半導体装置の製造方法
を提供することを目的としている。Another object of the present invention is to provide a method of manufacturing a semiconductor device having a Zener diode which can easily obtain a desired, especially low Zener voltage value.
さらに、電極形成に伴うアロイスパイクによるショート
の生じない半導体装置の製造方法を提供することを目的
としている。Further, another object of the present invention is to provide a method for manufacturing a semiconductor device in which a short circuit due to an alloy spike due to electrode formation does not occur.
（ニ）構成 本発明に係る半導体装置の製造方法は、ツェナ電圧値の
異なる複数のツェナダイオードの製造方法において、各
ツェナダイオードを、基板の所定箇所にN+型埋め込み拡
散層を形成して、Ｎ型のエピタキシャル層を成長させた
後、P+型分離拡散層を基板に達するまで拡散してアイラ
ンドを形成する工程と、二つのN+型不純物層をアイラン
ドの埋め込み拡散層に達するまで拡散する工程と、一方
のN+型不純物層の表面に、得ようとするツェナ電圧値に
対応した厚さのP+型不純物を含むポリシリコンを所定の
パターンで形成した後、各ツェナダイオードを同一温度
一定時間で熱処理することにより一方のN+型不純物層と
ポリシリコンとの間に、一方のN+型不純物層よりも大き
い面積のP+型不純物層を拡散する工程と、ポリシリコン
と他方の不純物層との表面にそれぞれ電極を形成する工
程から成る方法により形成したことを特徴とする。(D) Configuration A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a plurality of zener diodes having different zener voltage values, wherein each zener diode is formed by forming an N + -type buried diffusion layer at a predetermined position on a substrate, After growing an N-type epitaxial layer, a process of diffusing a P + -type isolation diffusion layer to reach a substrate to form an island, and two N + -type impurity layers diffusing to reach a buried diffusion layer of the island After the process and the surface of one of the N + -type impurity layers is formed with a predetermined pattern of polysilicon containing P + -type impurities with a thickness corresponding to the desired Zener voltage value, each Zener diode is heated to the same temperature. A step of diffusing a P + -type impurity layer having an area larger than that of the one N + -type impurity layer by heat treatment for a certain period of time between the one N + -type impurity layer and the polysilicon; It is characterized in that it is formed by a method including a step of forming electrodes on the surface of the impurity layer and.
（ホ）実施例 第１図は本発明に係る製造方法で形成された半導体装置
を略示した断面図である。(E) Example FIG. 1 is a sectional view schematically showing a semiconductor device formed by the manufacturing method according to the present invention.
１はＰ型のシリコン基板からなる半導体基板、２はN+型
埋め込み拡散層、３はＮ型のエピタキシャル層、4a、4b
は半導体基板１のアイランド3aを形成するためのP+型分
離拡散層である。1 is a semiconductor substrate made of a P type silicon substrate, 2 is an N + type buried diffusion layer, 3 is an N type epitaxial layer, 4a and 4b
Is a P + type isolation diffusion layer for forming the island 3a of the semiconductor substrate 1.
5a、5bは前記アイランド3aの所定箇所に形成されたN+型
不純物層であり、前記N+型埋め込み拡散層２とそれぞれ
接続している。Reference numerals 5a and 5b are N + type impurity layers formed at predetermined locations on the island 3a, and are connected to the N + type buried diffusion layer 2, respectively.
６はP+型の不純物を含むポリシリコンであり、この膜厚
を可変することによりP+型不純物層７の拡散深さを設定
することができる。Reference numeral 6 is polysilicon containing P + -type impurities, and the diffusion depth of the P + -type impurity layer 7 can be set by varying the film thickness.
７は前記N+型不純物層5aよりも大きい面積のP+型不純物
層であり、前記N+型不純物層5aの内部にＰ−Ｎ接合面を
形成している。7 is a P + -type impurity layer of larger area than the N + -type impurity layer 5a, to form a P-N junction surface to the inside of the N + -type impurity layer 5a.
８は前記P+型不純物層７とN+型不純物層5bとを除くエピ
タキシャル層３の上部に形成されたシリコン酸化膜であ
る。Reference numeral 8 denotes a silicon oxide film formed on the epitaxial layer 3 excluding the P + type impurity layer 7 and the N + type impurity layer 5b.
９は前記ポリシリコン６を熱処理することにより形成さ
れたシリコン酸化膜である。Reference numeral 9 is a silicon oxide film formed by heat-treating the polysilicon 6.
10はアルミニウム等からなる電極であり、前記ポリシリ
コン６とN+型不純物層5bとの表面に蒸着形成されてい
る。Reference numeral 10 denotes an electrode made of aluminum or the like, which is formed on the surfaces of the polysilicon 6 and the N + type impurity layer 5b by vapor deposition.
14は例えば窒化膜からなるパシベーション膜である。14 is a passivation film made of, for example, a nitride film.
次に、本発明に係る半導体装置の製造方法を第２図に従
って以下説明する。Next, a method for manufacturing a semiconductor device according to the present invention will be described below with reference to FIG.
第２図は半導体装置の製造方法を略示した説明図であ
る。FIG. 2 is an explanatory view schematically showing a method of manufacturing a semiconductor device.
（ａ）Ｐ型の半導体基板１の表面にシリコン酸化膜11を
形成して埋め込み拡散層２を形成する部分の前記シリコ
ン酸化膜11をエッチングし、これをマスクとしてN+型不
純物をイオン打込みする。この後、熱処理してN+型埋め
込み拡散層２を形成する。(A) Forming a silicon oxide film 11 on the surface of a P-type semiconductor substrate 1 and etching the silicon oxide film 11 in a portion where the buried diffusion layer 2 is formed, and using this as a mask, N + type impurities are ion-implanted. . Then, heat treatment is performed to form the N + -type buried diffusion layer 2.
（ｂ）前記シリコン酸化膜11を除去して、基板１の表面
にＮ型のエピタキシャル層３を成長させる。(B) The silicon oxide film 11 is removed, and the N type epitaxial layer 3 is grown on the surface of the substrate 1.
（ｃ）前記エピタキシャル層３の表面に再度シリコン酸
化膜12を形成してP+型分離拡散層4a、4bを形成する部分
の前記シリコン酸化膜12をエッチングし、この表面にP+
型不純物拡散源13を付着させる。(C) the forming an epitaxial layer silicon oxide film 12 again on the surface of the 3 by etching the silicon oxide film 12 of the portion for forming P + -type isolation diffusion layer 4a, the 4b, P on the surface +
A type impurity diffusion source 13 is attached.
（ｄ）前記シリコン酸化膜12を除去して熱処理すること
により、前記基板１と前記P+型分離拡散層4a、4bとをそ
れぞれ接続形成してアイランド3aを形成すると共に再度
シリコン酸化膜８を成長させる。(D) By removing the silicon oxide film 12 and performing a heat treatment, the substrate 1 and the P + -type isolation diffusion layers 4a and 4b are connected to each other to form an island 3a and the silicon oxide film 8 is formed again. Grow.
（ｅ）N+型不純物層5a、5bを形成する部分の前記シリコ
ン酸化膜８をエッチングし、これをマスクとしてN+型不
純物拡散源を付着する。(E) The silicon oxide film 8 in the portion where the N + type impurity layers 5a and 5b are formed is etched, and an N + type impurity diffusion source is attached using this as a mask.
（ｆ）熱処理することによりN+型不純物層5a、5bを拡散
すると共に前記エッチングしたシリコン酸化膜８の開孔
部にシリコン酸化膜が成長される。次に前記N+型不純物
層5aの表面に対応する部分の前記シリコン酸化膜８をエ
ッチングし、P+型不純物を含むポリシリコン６を所望の
膜厚で形成した後パターニングする。(F) By heat treatment, the N + -type impurity layers 5a and 5b are diffused and a silicon oxide film is grown in the opening of the etched silicon oxide film 8. Next, the portion of the silicon oxide film 8 corresponding to the surface of the N + -type impurity layer 5a is etched to form a polysilicon 6 containing P + -type impurities in a desired thickness and then patterned.
（ｇ）一定温度、一定時間でもって熱処理することによ
り、前記N+型不純物層5aの表面にこれよりも大きい面積
のP+型不純物層７を拡散すると共に、前記ポリシリコン
６の表面にシリコン酸化膜９が成長される。次に前記ポ
リシリコン６と前記N+型不純物層5bとのコンタクトホー
ルを開孔する部分のシリコン酸化膜８、９をエッチング
する。(G) The P + -type impurity layer 7 having a larger area than that is diffused on the surface of the N + -type impurity layer 5a and the silicon is formed on the surface of the polysilicon 6 by performing heat treatment at a constant temperature and for a constant time. The oxide film 9 is grown. Next, the silicon oxide films 8 and 9 at the portions where the contact holes between the polysilicon 6 and the N + type impurity layer 5b are opened are etched.
（ｈ）以下、通常の半導体装置の製造方法と同様に、電
極10とパシベーション膜14等をそれぞれ形成する。(H) Thereafter, the electrode 10, the passivation film 14 and the like are formed in the same manner as in the usual method for manufacturing a semiconductor device.
第３図は本発明の製造方法で形成されたツェナダイオー
ドを備えた半導体装置のツェナ電圧値とポリシリコンの
膜厚との関係を示した特性図である。FIG. 3 is a characteristic diagram showing the relationship between the Zener voltage value and the film thickness of polysilicon of a semiconductor device having a Zener diode formed by the manufacturing method of the present invention.
尚、上述したようにツェナ電圧値の設定は、ポリシリコ
ン６の膜厚を適宜に可変することにより、P+型不純物層
７の拡散深さを設定することができるので、各々ツェナ
電圧値の異なる基板を一定の拡散温度に設定している拡
散炉の中に入れることができる。As described above, in setting the Zener voltage values, the diffusion depth of the P + -type impurity layer 7 can be set by appropriately changing the film thickness of the polysilicon 6, so that the Zener voltage values can be set differently. Different substrates can be placed in a diffusion furnace set to a constant diffusion temperature.
（ヘ）効果 本発明は、N+型不純物層の表面にこれよりも大きい面積
のP+型不純物層を拡散しており、Ｐ−Ｎ接合面が前記N+
型不純物層の内部に形成されている。(F) Effect In the present invention, a P + -type impurity layer having a larger area than this is diffused on the surface of the N + -type impurity layer, and the PN junction surface has the above-mentioned N + -type impurity layer.
It is formed inside the type impurity layer.
従って、外部からの汚染等の影響を受けることがないの
で、ツェナダイオードのツェナ電圧のドリフトを防止す
ることができる結果、製品としての信頼性を向上するこ
とができる。Therefore, since it is not affected by contamination from the outside, it is possible to prevent the zener voltage of the zener diode from drifting, and as a result, it is possible to improve the reliability as a product.
本発明では、P+型不純物を含むポリシリコンによりP+型
不純物層を形成するのでP+型不純物層の拡散深さを浅く
することができるので、低いツェナ電圧値のものであっ
ても容易に得ることができる。In the present invention, it is possible to shallow the diffusion depth of the P + -type impurity layer so forming a P + -type impurity layer of polysilicon comprising a P + -type impurity easily be of low Zener voltage value Can be obtained.
本発明では、上記ポリシリコンの膜厚を可変することに
よりツェナ電圧値を調整できるので、従来の方法に比し
極めて容易に所望のツェナ電圧値を得ることができる。In the present invention, since the Zener voltage value can be adjusted by changing the film thickness of the polysilicon, the desired Zener voltage value can be obtained extremely easily as compared with the conventional method.
本発明では、それぞれ異なる膜厚のポリシリコンを形成
した基板の拡散を行う場合であっても、一定温度に設定
されている拡散炉を用いることができる。即ち、数種類
の異なるツェナ電圧値のツェナダイオードを形成する場
合であっても、拡散炉の拡散温度を可変する必要がない
ので、製造作業の能率を向上することができる。In the present invention, a diffusion furnace set to a constant temperature can be used even when diffusing a substrate on which polysilicon having different film thickness is formed. That is, even when forming several types of Zener diodes having different Zener voltage values, it is not necessary to change the diffusion temperature of the diffusion furnace, so that the efficiency of manufacturing work can be improved.
本発明では、低いツェナ電圧値を得るべくP+型不純物層
の拡散深さを浅く形成しても、その後該P+型不純物層表
面に電極を形成した場合、ポリシリコン層がアロイスパ
イクを都合よく緩衝するので、従来のようなアロイスパ
イクによるショートを招くことがない。According to the present invention, even if the diffusion depth of the P + -type impurity layer is formed to be shallow in order to obtain a low Zener voltage value, when the electrode is formed on the surface of the P + -type impurity layer after that, the polysilicon layer easily causes alloy spikes. Well buffered so that short circuit due to alloy spike as in the past does not occur.
第１図は本発明に係る製造方法で形成された半導体装置
を略示した断面図、第２図は本発明に係る半導体装置の
製造方法を略示した説明図、第３図は本発明の製造方法
で形成されたツェナダイオードを備えた半導体装置のツ
ェナ電圧値とポリシリコンの膜厚との特性図である。 １……半導体基板、２……N+型埋め込み拡散層、３……
エピタキシャル層、3a……アイランド、4a、4b……P+型
分離拡散層、5a、5b……N+型不純物層、６……ポリシリ
コン、７……P+型不純物層。FIG. 1 is a sectional view schematically showing a semiconductor device formed by a manufacturing method according to the present invention, FIG. 2 is an explanatory view schematically showing a method for manufacturing a semiconductor device according to the present invention, and FIG. It is a characteristic view of the Zener voltage value and the film thickness of polysilicon of the semiconductor device provided with the Zener diode formed by the manufacturing method. 1 ... Semiconductor substrate, 2 ... N + type buried diffusion layer, 3 ...
Epitaxial layer, 3a ... Island, 4a, 4b ... P + type isolation diffusion layer, 5a, 5b ... N + type impurity layer, 6 ... Polysilicon, 7 ... P + type impurity layer.
Claims (1)
ードの製造方法において、 各ツェナダイオードを、 基板の所定箇所にN+型埋め込み拡散層を形成して、Ｎ型
のエピタキシャル層を成長させた後、P+型分離拡散層を
前記基板に達するまで拡散してアイランドを形成する工
程と、 二つのN+型不純物層を前記アイランドの埋め込み拡散層
に達するまで拡散する工程と、 前記一方のN+型不純物層の表面に、得ようとするツェナ
電圧値に対応した厚さのP+型不純物を含むポリシリコン
を所定のパターンで形成した後、各ツェナダイオードを
同一温度一定時間で熱処理することにより前記一方のN+
型不純物層とポリシリコンとの間に、前記一方のN+型不
純物層よりも大きい面積のP+型不純物層を拡散する工程
と、 前記ポリシリコンと前記他方の不純物層との表面にそれ
ぞれ電極を形成する工程 から成る方法により形成したことを特徴とする半導体装
置の製造方法。1. A method of manufacturing a plurality of zener diodes having different zener voltage values, wherein each zener diode is formed with an N + type buried diffusion layer at a predetermined position on a substrate, and an N type epitaxial layer is grown. and forming an island by diffusing to the P + -type isolation diffusion layer reaches the substrate, a step of diffusing to the two N + -type impurity layer reach the buried diffusion layer of the island, said one of N + After forming polysilicon containing P + -type impurities with a thickness corresponding to the desired Zener voltage value in a predetermined pattern on the surface of the type impurity layer, heat-treating each Zener diode at the same temperature and constant time. One of the above N +
A step of diffusing a P + -type impurity layer having an area larger than that of the one N + -type impurity layer between the type impurity layer and the polysilicon, and electrodes on the surfaces of the polysilicon and the other impurity layer, respectively. A method of manufacturing a semiconductor device, the method comprising the steps of: forming a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116853A JPH0691266B2 (en) | 1984-06-06 | 1984-06-06 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116853A JPH0691266B2 (en) | 1984-06-06 | 1984-06-06 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260161A JPS60260161A (en) | 1985-12-23 |
| JPH0691266B2 true JPH0691266B2 (en) | 1994-11-14 |
Family
ID=14697240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116853A Expired - Lifetime JPH0691266B2 (en) | 1984-06-06 | 1984-06-06 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691266B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826671B2 (en) * | 1975-10-02 | 1983-06-04 | 日本電気株式会社 | Teiden Atsudaio - Donoseizouhouhou |
| JPS5913378A (en) * | 1982-07-14 | 1984-01-24 | Toshiba Corp | Zener diode |
-
1984
- 1984-06-06 JP JP59116853A patent/JPH0691266B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60260161A (en) | 1985-12-23 |
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