JPH0691382B2 - Interface circuit of comparison circuit and logic circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は比較回路と論理回路のインターフェイス回路に
関し、特にスイッチトキャパシタと演算増幅器とで構成
した比較回路とCMOS論理回路とのインターフェイス方式
に関する。The present invention relates to an interface circuit between a comparison circuit and a logic circuit, and more particularly to an interface system between a comparison circuit composed of a switched capacitor and an operational amplifier and a CMOS logic circuit.
従来、スイッチトキャパシタと演算増幅器とを組合せて
オフセット電圧キャンセル機能をもたせた比較回路につ
いては、ピー・イー・アレン他（P.E.Allen et al）
著、スイッチト・キャパシタ・サーキッツ（Switched C
apacitor circuits）、バン・ノストランド・ラインホ
ールド（Van Nost rand Reinhold）社刊、第431頁に記
載されており、また比較回路以外の回路については、千
葉，工藤，城戸「オフセット電圧を自動補償するスイッ
チトキャパシタ形加算増幅IC」、電子通信学会技術研究
報告CAS 82−83（1983−03）が発表されている。これ
らは、共に加算増幅器のオフセット電圧をスイッチとキ
ャパシタとを用いてキャンセルしようとするものであ
る。第３図は従来の比較回路とCMOS論理回路とを接続し
た回路の一例の回路図である。Conventionally, for a comparison circuit that has an offset voltage canceling function by combining a switched capacitor and an operational amplifier, PE Allen et al.
By Switched Capacitor Circuits
apacitor circuits, published by Van Nost rand Reinhold, page 431. For circuits other than the comparison circuit, Chiba, Kudo, Kido, "Automatically compensate offset voltage. Switched Capacitor Summing Amplification IC ", IEICE Technical Report CAS 82-83 (1983-03) has been published. These both attempt to cancel the offset voltage of the summing amplifier by using a switch and a capacitor. FIG. 3 is a circuit diagram of an example of a circuit in which a conventional comparison circuit and a CMOS logic circuit are connected.
第３図において、破線６で囲まれた回路がスイッチトキ
ャパシタと演算増幅器とを組合せて構成した比較回路で
あり、破線13で囲まれた回路がCMOS論理回路である。こ
の比較回路６の動作について説明する。In FIG. 3, a circuit surrounded by a broken line 6 is a comparison circuit configured by combining a switched capacitor and an operational amplifier, and a circuit surrounded by a broken line 13 is a CMOS logic circuit. The operation of the comparison circuit 6 will be described.
まず、スイッチ１が開き、スイッチ２とスイッチ３とが
閉じると、コンデンサ４は正相入力端子８と出力端子９
との電位差に等しい電圧に充電される。この時、演算増
幅器５に入力オフセット電圧をVOFF、正相入力端子８の
電位をV8とする、コンデンサ４に充電された電圧Vcは、 Vc＝VOFF＋VDD/2−V8 となる。この動作をオフセットキャンセル機能（offset
cancellation）と呼ぶ。この間、出力端子９の電位V9
は、ほぼ中点電位（電源電位 次に、スイッチ２と３が開き、逆にスイッチ１が閉じ
る。逆相入力端子７の電位をV7とすると、演算増幅器５
の逆相入力端子10の電位V10は、 V10＝V7＋Vc＝V7＋VOFF＋VDD/2−V8 となる。故に、演算増幅器５の逆相入力端子と正相入力
端子との電位差V1は、 VI＝V10＋（VOFF＋VDD/2）＝V7−V8 となる。すなわち、オフセットキャンセル機能により、
オフセット電圧VOFFが相殺される。これによりV7＞V8で
あれば、出力端子９は“0"レベル、V7＜V8であれば、出
力端子９は“1"レベルになることがわかる。以上が比較
回路６の動作である。First, when the switch 1 is opened and the switches 2 and 3 are closed, the capacitor 4 is connected to the positive phase input terminal 8 and the output terminal 9.
It is charged to a voltage equal to the potential difference between. At this time, the input offset voltage to the operational amplifier 5 is V OFF , the potential of the positive-phase input terminal 8 is V 8, and the voltage Vc charged to the capacitor 4 is Vc = V OFF + V DD / 2-V 8. . This operation is called offset cancel function (offset
cancellation). During this time, the potential V 9 of the output terminal 9
Is almost the midpoint potential (power supply potential Next, the switches 2 and 3 are opened and, conversely, the switch 1 is closed. When the potential of the negative-phase input terminal 7 is V 7 , the operational amplifier 5
The potential V 10 of the negative-phase input terminal 10 is V 10 = V 7 + Vc = V 7 + V OFF + V DD / 2-V 8 . Therefore, the potential difference V 1 between the negative-phase input terminal and the positive-phase input terminal of the operational amplifier 5 is V I = V 10 + (V OFF + V DD / 2) = V 7 −V 8 . That is, by the offset cancel function,
The offset voltage V OFF is canceled. From this, it can be seen that if V 7 > V 8 , the output terminal 9 is at “0” level, and if V 7 <V 8 , the output terminal 9 is at “1” level. The above is the operation of the comparison circuit 6.
比較回路６の出力端子９は、CMOS論理回路13に直結さ
れ、以降の論理回路にて、比較回路６の電圧比較結果が
ディジタル的に処理される。The output terminal 9 of the comparison circuit 6 is directly connected to the CMOS logic circuit 13 and the voltage comparison result of the comparison circuit 6 is digitally processed in the subsequent logic circuits.
上述した従来の論理集積回路は、比較回路６がオフセッ
トキャンセル機能を実行中に大電流が流れる恐れがあ
る。なぜなら、その期間には前述した様に比較回路６の
出力端子９の電位はほとんど中点電位に等しく、CMOS論
理回路13の入力段においてはＰチャネルMOSトランジス
タ11とＮチャネルMOSトランジスタ12が共に導通し、電
源VDDからクランドに向って大きな貫通電流IDDが流れる
からである。さらに、入力段の出力端子14も不安定な中
間電位となるため、後段のゲートにも貫通電流が流れる
恐れがあり、消費電力が増大するという欠点があった。In the conventional logic integrated circuit described above, a large current may flow while the comparison circuit 6 is executing the offset cancel function. This is because, as described above, the potential of the output terminal 9 of the comparator circuit 6 is almost equal to the midpoint potential during that period, and both the P-channel MOS transistor 11 and the N-channel MOS transistor 12 are conductive in the input stage of the CMOS logic circuit 13. However, a large through current I DD flows from the power source V DD toward Kland. Further, since the output terminal 14 of the input stage also has an unstable intermediate potential, there is a possibility that a through current may flow also to the gate of the subsequent stage, resulting in an increase in power consumption.
本発明の目的は、オフセットキャンセル機能実行中に貫
通電流が流れるのを防止し、従って消費電力の増大を抑
制することのできる比較回路と論理回路のインターフェ
イス回路を提供することにある。An object of the present invention is to provide an interface circuit of a comparison circuit and a logic circuit, which can prevent a through current from flowing during execution of an offset cancel function, and thus can suppress an increase in power consumption.
本発明の比較回路と論理回路のインターフェイス回路
は、スイッチトキャパシタと演算増幅器とで構成され第
１の期間に正相の第１の入力電圧とこの演算増幅器の出
力電圧との差電圧を前記スイッチトキャパシタに充電す
ることによりこの演算増幅器のオフセット電圧をキャン
セルし、第２の期間に逆相の第２の入力電圧と前記第１
の入力電圧との差電圧の正負に対応する第１の論理値を
出力する比較回路と、前記第１の論理値対応の第２の論
理値の供給を受けるCMOS論理回路とを接続する比較回路
と論理回路のインターフェイス回路において、前記第１
および第２の期間にそれぞれ対応する論理レベルの制御
信号の供給に応答し前記第１の期間に論理０または１の
いずれか一方に固定した第３の論理値を出力し、前記第
２の期間に前記第２の論理値を出力する制御ゲート回路
を備えて構成される。An interface circuit of a comparison circuit and a logic circuit according to the present invention comprises a switched capacitor and an operational amplifier, and a difference voltage between a positive-phase first input voltage and an output voltage of the operational amplifier in a first period is used as the switched capacitor. The offset voltage of the operational amplifier is canceled by charging the second operational amplifier to the second input voltage of the opposite phase and the first voltage during the second period.
Comparator circuit for connecting a first logic value corresponding to the positive / negative of the difference voltage with the input voltage and the CMOS logic circuit supplied with the second logic value corresponding to the first logic value. In the interface circuit of the logic circuit and the first circuit,
And a third logic value fixed to either logic 0 or 1 in the first period in response to the supply of a control signal having a logic level corresponding to the second period and the second period, respectively. And a control gate circuit that outputs the second logical value.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の回路図である。FIG. 1 is a circuit diagram of the first embodiment of the present invention.
この第１の実施例は、制御ゲートとしてNORゲートを用
いた例である。比較回路６とCMOS論理回路13とは第３図
の従来例と同じ回路である。本実施例では、比較回路６
の出力端子９とNORゲート23の第１の入力端子とを接続
し、NORゲート23の出力端子25を外部のCMOS論理回路の
入力端子に接続している。The first embodiment is an example in which a NOR gate is used as the control gate. The comparison circuit 6 and the CMOS logic circuit 13 are the same circuits as the conventional example shown in FIG. In this embodiment, the comparison circuit 6
Is connected to the first input terminal of the NOR gate 23, and the output terminal 25 of the NOR gate 23 is connected to the input terminal of the external CMOS logic circuit.
オフセットキャンセル機能を実行していない時は、NOR
ゲート23の第２の入力端子26を論理“0"レベルに外部か
ら制御する。これによって、NORゲート23の出力端子25
には比較回路６の出力端子９の反転レベルが出力され、
CMOS論理回路13へそのまま入力される。NOR when the offset cancel function is not executed
The second input terminal 26 of the gate 23 is externally controlled to the logic "0" level. As a result, the output terminal 25 of the NOR gate 23
The inverted level of the output terminal 9 of the comparison circuit 6 is output to
It is directly input to the CMOS logic circuit 13.
一方、オフセットキャンセル機能を実行中は、NORゲー
ト23の第２の入力端子26を論理“1"レベルに外部から制
御する。これによって、Ｐチャネルトランジスタ15がオ
フになるため、NORゲート23自身に貫通電流が流れず、
しかも、Ｎチャネルトランジスタ18が導通し、NORゲー
ト23の出力端子25が強制的に論理“0"レベルになる（出
力端子25の電位はほぼ接地電位になる）。比較回路６の
出力端子９の電位は中点電位であるが、この中点電位は
NOR回路23の働きによってCMOS論理回路13には入力され
ない。NORゲート23の出力端子25の電位はほぼ接地電位
になっているから、後続のCMOS論理回路にも、貫通電流
が流れることはない。On the other hand, during execution of the offset cancel function, the second input terminal 26 of the NOR gate 23 is externally controlled to the logic "1" level. As a result, the P-channel transistor 15 is turned off, so that no through current flows in the NOR gate 23 itself,
Moreover, the N-channel transistor 18 is turned on, and the output terminal 25 of the NOR gate 23 is forcibly set to the logic "0" level (the potential of the output terminal 25 becomes almost the ground potential). The potential of the output terminal 9 of the comparison circuit 6 is the midpoint potential, but this midpoint potential is
Due to the function of the NOR circuit 23, it is not input to the CMOS logic circuit 13. Since the potential of the output terminal 25 of the NOR gate 23 is almost at the ground potential, the shoot-through current does not flow in the subsequent CMOS logic circuit.
上記第１の実施例では、制御ゲートとしてNORゲート23
を用いた、NORゲート23の次にインバータを接続したも
のを制御ゲートとすると、オフセットキャンセル機能を
実行していないときは比較回路６の出力を同一論理レベ
ルでCMOS論理回路13に入力し、オフセットキャンセル機
能の実行中はCMOS論理回路13の入力端を論理“1"（電源
電圧VDDにほぼ等しい電位）にすることができる。この
ようにしてもCMOS論理回路13に貫通電流が流れない。In the first embodiment, the NOR gate 23 is used as the control gate.
If the control gate is a NOR gate 23 connected to an inverter next to the NOR gate 23, the output of the comparison circuit 6 is input to the CMOS logic circuit 13 at the same logic level when the offset cancel function is not executed, During execution of the cancel function, the input terminal of the CMOS logic circuit 13 can be set to logic "1" (potential almost equal to the power supply voltage V DD ). Even in this case, a through current does not flow in the CMOS logic circuit 13.
第２図は本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of the second embodiment of the present invention.
この第２の実施例は、制御ゲートとしてNANDゲートを用
いた例である。比較回路６とCMOS論理回路13は第３図の
従来例と同じである。The second embodiment is an example in which a NAND gate is used as the control gate. The comparison circuit 6 and the CMOS logic circuit 13 are the same as in the conventional example shown in FIG.
オフセットキャンセル機能を実行していない時は、NAND
ゲートの第２の入力端子28を論理“1"レベルに外部から
制御する。これによって、NANDゲートの出力端子27に
は、比較回路６の出力端子９の反転レベルが出力され、
CMOS論理回路13へそのまま入力される。NAND when the offset cancel function is not executed
The second input terminal 28 of the gate is externally controlled to the logic "1" level. As a result, the inverted level of the output terminal 9 of the comparison circuit 6 is output to the output terminal 27 of the NAND gate,
It is directly input to the CMOS logic circuit 13.
一方、オフセットキャンセル機能を実行中は、NANDゲー
ト24の第２の入力端子28を論理“0"レベルに外部から制
御する。これによって、Ｎチャネルトランジスタ22がオ
フになるため、NANDゲート24自身に貫通電流が流れず、
しかも、Ｐチャネルトランジスタ20が導通し、NANDゲー
ト24の出力端子27が強制的に論理“1"レベルになる（出
力端子27の電位は電源電位VDDにほぼ等しい電位とな
る）。このため、後続のCMOS論理回路にも貫通電流が流
れることはない。On the other hand, during execution of the offset cancel function, the second input terminal 28 of the NAND gate 24 is externally controlled to the logic "0" level. As a result, the N-channel transistor 22 is turned off, so that no through current flows through the NAND gate 24 itself,
Moreover, the P-channel transistor 20 becomes conductive, and the output terminal 27 of the NAND gate 24 is forced to be at the logical "1" level (the potential of the output terminal 27 becomes substantially equal to the power source potential V DD ). Therefore, no shoot-through current flows in the subsequent CMOS logic circuit.
上記第２の実施例では、制御ゲートとしてNANDゲート24
を用いたが、NANDゲート24の次にインバータを接続した
ものを制御ゲートとすると、オフセットキャンセル機能
を実行していないときは比較回路６の出力と同一論理レ
ベルでCMOS論理回路13に入力し、オフセットキャンセル
機能の実行中はCMOS論理回路13の入力端を論理“0"（接
地電位にほぼ等しい電位）にすることができる。このよ
うにしてもCMOS論理回路13には貫通電流が流れない。In the second embodiment, the NAND gate 24 is used as the control gate.
However, if the control gate is a NAND gate 24 and an inverter connected next to it, when the offset cancel function is not executed, the output is input to the CMOS logic circuit 13 at the same logic level as the output of the comparison circuit 6, During execution of the offset cancel function, the input terminal of the CMOS logic circuit 13 can be set to logic "0" (potential almost equal to the ground potential). Even in this case, no through current flows in the CMOS logic circuit 13.
以上説明したように、比較回路６とCMOS論理回路13との
間に制御ゲートを接続し、オフセットキャンセル機能実
行中はCMOS論理回路の入力端の電位を接地電位または電
源電位に設定することにより貫通電流が流れるのを防ぐ
ことができる。As described above, the control gate is connected between the comparison circuit 6 and the CMOS logic circuit 13, and the potential at the input end of the CMOS logic circuit is set to the ground potential or the power supply potential while the offset cancel function is being executed. The current can be prevented from flowing.
以上説明したように、本発明は、オフセットキャンセル
機能を有する比較回路と、COMS論理回路との間に制御ゲ
ートを接続し、オフセットキャンセル機能を実行してい
ないときは比較回路の出力を同一論理レベルまたは反転
レベルでCMOS論理回路に送出し、オフセットキャンセル
機能の実行中は制御ゲートの出力を論理“0"または論理
“1"にし、CMOS論理回路の入力端電位を接地電位または
電源電位にほぼ等しい電位に設定するようにしたので、
オフセットキャンセル機能の実行中に貫通電流が流れる
のを防ぐことができ、消費電力の低減を行うことができ
る効果がある。As described above, according to the present invention, the control gate is connected between the comparator circuit having the offset cancel function and the COMS logic circuit, and when the offset cancel function is not executed, the output of the comparator circuit has the same logic level. Or, send it to the CMOS logic circuit at the inversion level, set the output of the control gate to logic "0" or logic "1" while the offset cancel function is being executed, and make the input end potential of the CMOS logic circuit approximately equal to the ground potential or power supply potential. Since it was set to the electric potential,
Through current can be prevented from flowing during the execution of the offset cancel function, and power consumption can be reduced.
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の比較回路と
CMOS論理回路とを接続した回路の一例の回路図である。 1,2,3…スイッチ、４…コンデンサ、５…演算増幅器、
６…比較回路、７…逆相入力端子、８…正相入力端子、
９…出力端子、10…逆相入力端子、11,15,16,19,20…Ｐ
チャネルMOSトランジスタ、12,17,18,21,22…Ｎチャネ
ルMOSトランジスタ、13…CMOS論理回路、14…出力端
子、23…NORゲート、24…NANDゲート、25…出力端子、1
6…第２の入力端子、27…出力端子、28…第２の入力端
子。FIG. 1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is a circuit diagram of a second embodiment of the present invention, and FIG. 3 is a conventional comparison circuit.
It is a circuit diagram of an example of the circuit which connected with the CMOS logic circuit. 1,2,3 ... switch, 4 ... capacitor, 5 ... operational amplifier,
6 ... Comparison circuit, 7 ... Negative phase input terminal, 8 ... Positive phase input terminal,
9 ... Output terminal, 10 ... Negative phase input terminal, 11, 15, 16, 19, 20 ... P
Channel MOS transistor, 12, 17, 18, 21, 22 ... N channel MOS transistor, 13 ... CMOS logic circuit, 14 ... Output terminal, 23 ... NOR gate, 24 ... NAND gate, 25 ... Output terminal, 1
6 ... 2nd input terminal, 27 ... output terminal, 28 ... 2nd input terminal.
Claims (1)
成され第１の期間に正相の第１の入力電圧とこの演算増
幅器の出力電圧との差電圧を前記スイッチトキャパシタ
に充電することによりこの演算増幅器のオフセット電圧
をキャンセルし、第２の期間に逆相の第２の入力電圧と
前記第１の入力電圧との差電圧の正負に対応する第１の
論理値を出力する比較回路と、前記第１の論理値対応の
第２の論理値の供給を受けるCMOS論理回路とを接続する
比較回路と論理回路のインターフェイス回路において、 前記第１および第２の期間にそれぞれ対応する論理レベ
ルの制御信号の供給に応答し前記第１の期間に論理０ま
たは１のいずれか一方に固定した第３の論理値を出力
し、前記第２の期間に前記第２の論理値を出力する制御
ゲート回路を備えることを特徴とする比較回路と論理回
路のインターフェイス回路。1. An operational amplifier comprising a switched capacitor and an operational amplifier, wherein the differential voltage between a positive first input voltage and an output voltage of the operational amplifier is charged in the switched capacitor during a first period. The offset voltage is canceled, and a first logical value corresponding to the positive / negative of the difference voltage between the second input voltage and the first input voltage of the opposite phase is output in the second period; A comparator circuit for connecting a CMOS logic circuit supplied with a second logic value corresponding to a logic value of 1 and an interface circuit of the logic circuit, wherein a control signal of a logic level corresponding to each of the first and second periods is provided. A control gate circuit which outputs a third logical value fixed to either logic 0 or 1 in the first period in response to supply, and outputs the second logical value in the second period. Interface circuit of the comparison circuit and a logic circuit, wherein the door.
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