JPH0691382B2 - 比較回路と論理回路のインターフェイス回路 - Google Patents
比較回路と論理回路のインターフェイス回路Info
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- JPH0691382B2 JPH0691382B2 JP61136685A JP13668586A JPH0691382B2 JP H0691382 B2 JPH0691382 B2 JP H0691382B2 JP 61136685 A JP61136685 A JP 61136685A JP 13668586 A JP13668586 A JP 13668586A JP H0691382 B2 JPH0691382 B2 JP H0691382B2
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- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は比較回路と論理回路のインターフェイス回路に
関し、特にスイッチトキャパシタと演算増幅器とで構成
した比較回路とCMOS論理回路とのインターフェイス方式
に関する。
関し、特にスイッチトキャパシタと演算増幅器とで構成
した比較回路とCMOS論理回路とのインターフェイス方式
に関する。
従来、スイッチトキャパシタと演算増幅器とを組合せて
オフセット電圧キャンセル機能をもたせた比較回路につ
いては、ピー・イー・アレン他（P.E.Allen et al）
著、スイッチト・キャパシタ・サーキッツ（Switched C
apacitor circuits）、バン・ノストランド・ラインホ
ールド（Van Nost rand Reinhold）社刊、第431頁に記
載されており、また比較回路以外の回路については、千
葉，工藤，城戸「オフセット電圧を自動補償するスイッ
チトキャパシタ形加算増幅IC」、電子通信学会技術研究
報告CAS 82−83（1983−03）が発表されている。これ
らは、共に加算増幅器のオフセット電圧をスイッチとキ
ャパシタとを用いてキャンセルしようとするものであ
る。第３図は従来の比較回路とCMOS論理回路とを接続し
た回路の一例の回路図である。
オフセット電圧キャンセル機能をもたせた比較回路につ
いては、ピー・イー・アレン他（P.E.Allen et al）
著、スイッチト・キャパシタ・サーキッツ（Switched C
apacitor circuits）、バン・ノストランド・ラインホ
ールド（Van Nost rand Reinhold）社刊、第431頁に記
載されており、また比較回路以外の回路については、千
葉，工藤，城戸「オフセット電圧を自動補償するスイッ
チトキャパシタ形加算増幅IC」、電子通信学会技術研究
報告CAS 82−83（1983−03）が発表されている。これ
らは、共に加算増幅器のオフセット電圧をスイッチとキ
ャパシタとを用いてキャンセルしようとするものであ
る。第３図は従来の比較回路とCMOS論理回路とを接続し
た回路の一例の回路図である。
第３図において、破線６で囲まれた回路がスイッチトキ
ャパシタと演算増幅器とを組合せて構成した比較回路で
あり、破線13で囲まれた回路がCMOS論理回路である。こ
の比較回路６の動作について説明する。
ャパシタと演算増幅器とを組合せて構成した比較回路で
あり、破線13で囲まれた回路がCMOS論理回路である。こ
の比較回路６の動作について説明する。
まず、スイッチ１が開き、スイッチ２とスイッチ３とが
閉じると、コンデンサ４は正相入力端子８と出力端子９
との電位差に等しい電圧に充電される。この時、演算増
幅器５に入力オフセット電圧をVOFF、正相入力端子８の
電位をV8とする、コンデンサ４に充電された電圧Vcは、 Vc＝VOFF＋VDD/2−V8 となる。この動作をオフセットキャンセル機能（offset
cancellation）と呼ぶ。この間、出力端子９の電位V9
は、ほぼ中点電位（電源電位 次に、スイッチ２と３が開き、逆にスイッチ１が閉じ
る。逆相入力端子７の電位をV7とすると、演算増幅器５
の逆相入力端子10の電位V10は、 V10＝V7＋Vc＝V7＋VOFF＋VDD/2−V8 となる。故に、演算増幅器５の逆相入力端子と正相入力
端子との電位差V1は、 VI＝V10＋（VOFF＋VDD/2）＝V7−V8 となる。すなわち、オフセットキャンセル機能により、
オフセット電圧VOFFが相殺される。これによりV7＞V8で
あれば、出力端子９は“0"レベル、V7＜V8であれば、出
力端子９は“1"レベルになることがわかる。以上が比較
回路６の動作である。
閉じると、コンデンサ４は正相入力端子８と出力端子９
との電位差に等しい電圧に充電される。この時、演算増
幅器５に入力オフセット電圧をVOFF、正相入力端子８の
電位をV8とする、コンデンサ４に充電された電圧Vcは、 Vc＝VOFF＋VDD/2−V8 となる。この動作をオフセットキャンセル機能（offset
cancellation）と呼ぶ。この間、出力端子９の電位V9
は、ほぼ中点電位（電源電位 次に、スイッチ２と３が開き、逆にスイッチ１が閉じ
る。逆相入力端子７の電位をV7とすると、演算増幅器５
の逆相入力端子10の電位V10は、 V10＝V7＋Vc＝V7＋VOFF＋VDD/2−V8 となる。故に、演算増幅器５の逆相入力端子と正相入力
端子との電位差V1は、 VI＝V10＋（VOFF＋VDD/2）＝V7−V8 となる。すなわち、オフセットキャンセル機能により、
オフセット電圧VOFFが相殺される。これによりV7＞V8で
あれば、出力端子９は“0"レベル、V7＜V8であれば、出
力端子９は“1"レベルになることがわかる。以上が比較
回路６の動作である。
比較回路６の出力端子９は、CMOS論理回路13に直結さ
れ、以降の論理回路にて、比較回路６の電圧比較結果が
ディジタル的に処理される。
れ、以降の論理回路にて、比較回路６の電圧比較結果が
ディジタル的に処理される。
上述した従来の論理集積回路は、比較回路６がオフセッ
トキャンセル機能を実行中に大電流が流れる恐れがあ
る。なぜなら、その期間には前述した様に比較回路６の
出力端子９の電位はほとんど中点電位に等しく、CMOS論
理回路13の入力段においてはＰチャネルMOSトランジス
タ11とＮチャネルMOSトランジスタ12が共に導通し、電
源VDDからクランドに向って大きな貫通電流IDDが流れる
からである。さらに、入力段の出力端子14も不安定な中
間電位となるため、後段のゲートにも貫通電流が流れる
恐れがあり、消費電力が増大するという欠点があった。
トキャンセル機能を実行中に大電流が流れる恐れがあ
る。なぜなら、その期間には前述した様に比較回路６の
出力端子９の電位はほとんど中点電位に等しく、CMOS論
理回路13の入力段においてはＰチャネルMOSトランジス
タ11とＮチャネルMOSトランジスタ12が共に導通し、電
源VDDからクランドに向って大きな貫通電流IDDが流れる
からである。さらに、入力段の出力端子14も不安定な中
間電位となるため、後段のゲートにも貫通電流が流れる
恐れがあり、消費電力が増大するという欠点があった。
本発明の目的は、オフセットキャンセル機能実行中に貫
通電流が流れるのを防止し、従って消費電力の増大を抑
制することのできる比較回路と論理回路のインターフェ
イス回路を提供することにある。
通電流が流れるのを防止し、従って消費電力の増大を抑
制することのできる比較回路と論理回路のインターフェ
イス回路を提供することにある。
本発明の比較回路と論理回路のインターフェイス回路
は、スイッチトキャパシタと演算増幅器とで構成され第
１の期間に正相の第１の入力電圧とこの演算増幅器の出
力電圧との差電圧を前記スイッチトキャパシタに充電す
ることによりこの演算増幅器のオフセット電圧をキャン
セルし、第２の期間に逆相の第２の入力電圧と前記第１
の入力電圧との差電圧の正負に対応する第１の論理値を
出力する比較回路と、前記第１の論理値対応の第２の論
理値の供給を受けるCMOS論理回路とを接続する比較回路
と論理回路のインターフェイス回路において、前記第１
および第２の期間にそれぞれ対応する論理レベルの制御
信号の供給に応答し前記第１の期間に論理０または１の
いずれか一方に固定した第３の論理値を出力し、前記第
２の期間に前記第２の論理値を出力する制御ゲート回路
を備えて構成される。
は、スイッチトキャパシタと演算増幅器とで構成され第
１の期間に正相の第１の入力電圧とこの演算増幅器の出
力電圧との差電圧を前記スイッチトキャパシタに充電す
ることによりこの演算増幅器のオフセット電圧をキャン
セルし、第２の期間に逆相の第２の入力電圧と前記第１
の入力電圧との差電圧の正負に対応する第１の論理値を
出力する比較回路と、前記第１の論理値対応の第２の論
理値の供給を受けるCMOS論理回路とを接続する比較回路
と論理回路のインターフェイス回路において、前記第１
および第２の期間にそれぞれ対応する論理レベルの制御
信号の供給に応答し前記第１の期間に論理０または１の
いずれか一方に固定した第３の論理値を出力し、前記第
２の期間に前記第２の論理値を出力する制御ゲート回路
を備えて構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の回路図である。
この第１の実施例は、制御ゲートとしてNORゲートを用
いた例である。比較回路６とCMOS論理回路13とは第３図
の従来例と同じ回路である。本実施例では、比較回路６
の出力端子９とNORゲート23の第１の入力端子とを接続
し、NORゲート23の出力端子25を外部のCMOS論理回路の
入力端子に接続している。
いた例である。比較回路６とCMOS論理回路13とは第３図
の従来例と同じ回路である。本実施例では、比較回路６
の出力端子９とNORゲート23の第１の入力端子とを接続
し、NORゲート23の出力端子25を外部のCMOS論理回路の
入力端子に接続している。
オフセットキャンセル機能を実行していない時は、NOR
ゲート23の第２の入力端子26を論理“0"レベルに外部か
ら制御する。これによって、NORゲート23の出力端子25
には比較回路６の出力端子９の反転レベルが出力され、
CMOS論理回路13へそのまま入力される。
ゲート23の第２の入力端子26を論理“0"レベルに外部か
ら制御する。これによって、NORゲート23の出力端子25
には比較回路６の出力端子９の反転レベルが出力され、
CMOS論理回路13へそのまま入力される。
一方、オフセットキャンセル機能を実行中は、NORゲー
ト23の第２の入力端子26を論理“1"レベルに外部から制
御する。これによって、Ｐチャネルトランジスタ15がオ
フになるため、NORゲート23自身に貫通電流が流れず、
しかも、Ｎチャネルトランジスタ18が導通し、NORゲー
ト23の出力端子25が強制的に論理“0"レベルになる（出
力端子25の電位はほぼ接地電位になる）。比較回路６の
出力端子９の電位は中点電位であるが、この中点電位は
NOR回路23の働きによってCMOS論理回路13には入力され
ない。NORゲート23の出力端子25の電位はほぼ接地電位
になっているから、後続のCMOS論理回路にも、貫通電流
が流れることはない。
ト23の第２の入力端子26を論理“1"レベルに外部から制
御する。これによって、Ｐチャネルトランジスタ15がオ
フになるため、NORゲート23自身に貫通電流が流れず、
しかも、Ｎチャネルトランジスタ18が導通し、NORゲー
ト23の出力端子25が強制的に論理“0"レベルになる（出
力端子25の電位はほぼ接地電位になる）。比較回路６の
出力端子９の電位は中点電位であるが、この中点電位は
NOR回路23の働きによってCMOS論理回路13には入力され
ない。NORゲート23の出力端子25の電位はほぼ接地電位
になっているから、後続のCMOS論理回路にも、貫通電流
が流れることはない。
上記第１の実施例では、制御ゲートとしてNORゲート23
を用いた、NORゲート23の次にインバータを接続したも
のを制御ゲートとすると、オフセットキャンセル機能を
実行していないときは比較回路６の出力を同一論理レベ
ルでCMOS論理回路13に入力し、オフセットキャンセル機
能の実行中はCMOS論理回路13の入力端を論理“1"（電源
電圧VDDにほぼ等しい電位）にすることができる。この
ようにしてもCMOS論理回路13に貫通電流が流れない。
を用いた、NORゲート23の次にインバータを接続したも
のを制御ゲートとすると、オフセットキャンセル機能を
実行していないときは比較回路６の出力を同一論理レベ
ルでCMOS論理回路13に入力し、オフセットキャンセル機
能の実行中はCMOS論理回路13の入力端を論理“1"（電源
電圧VDDにほぼ等しい電位）にすることができる。この
ようにしてもCMOS論理回路13に貫通電流が流れない。
第２図は本発明の第２の実施例の回路図である。
この第２の実施例は、制御ゲートとしてNANDゲートを用
いた例である。比較回路６とCMOS論理回路13は第３図の
従来例と同じである。
いた例である。比較回路６とCMOS論理回路13は第３図の
従来例と同じである。
オフセットキャンセル機能を実行していない時は、NAND
ゲートの第２の入力端子28を論理“1"レベルに外部から
制御する。これによって、NANDゲートの出力端子27に
は、比較回路６の出力端子９の反転レベルが出力され、
CMOS論理回路13へそのまま入力される。
ゲートの第２の入力端子28を論理“1"レベルに外部から
制御する。これによって、NANDゲートの出力端子27に
は、比較回路６の出力端子９の反転レベルが出力され、
CMOS論理回路13へそのまま入力される。
一方、オフセットキャンセル機能を実行中は、NANDゲー
ト24の第２の入力端子28を論理“0"レベルに外部から制
御する。これによって、Ｎチャネルトランジスタ22がオ
フになるため、NANDゲート24自身に貫通電流が流れず、
しかも、Ｐチャネルトランジスタ20が導通し、NANDゲー
ト24の出力端子27が強制的に論理“1"レベルになる（出
力端子27の電位は電源電位VDDにほぼ等しい電位とな
る）。このため、後続のCMOS論理回路にも貫通電流が流
れることはない。
ト24の第２の入力端子28を論理“0"レベルに外部から制
御する。これによって、Ｎチャネルトランジスタ22がオ
フになるため、NANDゲート24自身に貫通電流が流れず、
しかも、Ｐチャネルトランジスタ20が導通し、NANDゲー
ト24の出力端子27が強制的に論理“1"レベルになる（出
力端子27の電位は電源電位VDDにほぼ等しい電位とな
る）。このため、後続のCMOS論理回路にも貫通電流が流
れることはない。
上記第２の実施例では、制御ゲートとしてNANDゲート24
を用いたが、NANDゲート24の次にインバータを接続した
ものを制御ゲートとすると、オフセットキャンセル機能
を実行していないときは比較回路６の出力と同一論理レ
ベルでCMOS論理回路13に入力し、オフセットキャンセル
機能の実行中はCMOS論理回路13の入力端を論理“0"（接
地電位にほぼ等しい電位）にすることができる。このよ
うにしてもCMOS論理回路13には貫通電流が流れない。
を用いたが、NANDゲート24の次にインバータを接続した
ものを制御ゲートとすると、オフセットキャンセル機能
を実行していないときは比較回路６の出力と同一論理レ
ベルでCMOS論理回路13に入力し、オフセットキャンセル
機能の実行中はCMOS論理回路13の入力端を論理“0"（接
地電位にほぼ等しい電位）にすることができる。このよ
うにしてもCMOS論理回路13には貫通電流が流れない。
以上説明したように、比較回路６とCMOS論理回路13との
間に制御ゲートを接続し、オフセットキャンセル機能実
行中はCMOS論理回路の入力端の電位を接地電位または電
源電位に設定することにより貫通電流が流れるのを防ぐ
ことができる。
間に制御ゲートを接続し、オフセットキャンセル機能実
行中はCMOS論理回路の入力端の電位を接地電位または電
源電位に設定することにより貫通電流が流れるのを防ぐ
ことができる。
以上説明したように、本発明は、オフセットキャンセル
機能を有する比較回路と、COMS論理回路との間に制御ゲ
ートを接続し、オフセットキャンセル機能を実行してい
ないときは比較回路の出力を同一論理レベルまたは反転
レベルでCMOS論理回路に送出し、オフセットキャンセル
機能の実行中は制御ゲートの出力を論理“0"または論理
“1"にし、CMOS論理回路の入力端電位を接地電位または
電源電位にほぼ等しい電位に設定するようにしたので、
オフセットキャンセル機能の実行中に貫通電流が流れる
のを防ぐことができ、消費電力の低減を行うことができ
る効果がある。
機能を有する比較回路と、COMS論理回路との間に制御ゲ
ートを接続し、オフセットキャンセル機能を実行してい
ないときは比較回路の出力を同一論理レベルまたは反転
レベルでCMOS論理回路に送出し、オフセットキャンセル
機能の実行中は制御ゲートの出力を論理“0"または論理
“1"にし、CMOS論理回路の入力端電位を接地電位または
電源電位にほぼ等しい電位に設定するようにしたので、
オフセットキャンセル機能の実行中に貫通電流が流れる
のを防ぐことができ、消費電力の低減を行うことができ
る効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の比較回路と
CMOS論理回路とを接続した回路の一例の回路図である。 1,2,3…スイッチ、４…コンデンサ、５…演算増幅器、
６…比較回路、７…逆相入力端子、８…正相入力端子、
９…出力端子、10…逆相入力端子、11,15,16,19,20…Ｐ
チャネルMOSトランジスタ、12,17,18,21,22…Ｎチャネ
ルMOSトランジスタ、13…CMOS論理回路、14…出力端
子、23…NORゲート、24…NANDゲート、25…出力端子、1
6…第２の入力端子、27…出力端子、28…第２の入力端
子。
明の第２の実施例の回路図、第３図は従来の比較回路と
CMOS論理回路とを接続した回路の一例の回路図である。 1,2,3…スイッチ、４…コンデンサ、５…演算増幅器、
６…比較回路、７…逆相入力端子、８…正相入力端子、
９…出力端子、10…逆相入力端子、11,15,16,19,20…Ｐ
チャネルMOSトランジスタ、12,17,18,21,22…Ｎチャネ
ルMOSトランジスタ、13…CMOS論理回路、14…出力端
子、23…NORゲート、24…NANDゲート、25…出力端子、1
6…第２の入力端子、27…出力端子、28…第２の入力端
子。
Claims (1)
- 【請求項１】スイッチトキャパシタと演算増幅器とで構
成され第１の期間に正相の第１の入力電圧とこの演算増
幅器の出力電圧との差電圧を前記スイッチトキャパシタ
に充電することによりこの演算増幅器のオフセット電圧
をキャンセルし、第２の期間に逆相の第２の入力電圧と
前記第１の入力電圧との差電圧の正負に対応する第１の
論理値を出力する比較回路と、前記第１の論理値対応の
第２の論理値の供給を受けるCMOS論理回路とを接続する
比較回路と論理回路のインターフェイス回路において、 前記第１および第２の期間にそれぞれ対応する論理レベ
ルの制御信号の供給に応答し前記第１の期間に論理０ま
たは１のいずれか一方に固定した第３の論理値を出力
し、前記第２の期間に前記第２の論理値を出力する制御
ゲート回路を備えることを特徴とする比較回路と論理回
路のインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136685A JPH0691382B2 (ja) | 1986-06-11 | 1986-06-11 | 比較回路と論理回路のインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136685A JPH0691382B2 (ja) | 1986-06-11 | 1986-06-11 | 比較回路と論理回路のインターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62292013A JPS62292013A (ja) | 1987-12-18 |
| JPH0691382B2 true JPH0691382B2 (ja) | 1994-11-14 |
Family
ID=15181078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136685A Expired - Fee Related JPH0691382B2 (ja) | 1986-06-11 | 1986-06-11 | 比較回路と論理回路のインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691382B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216604B2 (ja) | 1998-06-25 | 2001-10-09 | 日本電気株式会社 | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 |
| JP4978795B2 (ja) * | 2007-09-28 | 2012-07-18 | ソニー株式会社 | 固体撮像装置、駆動制御方法、および撮像装置 |
| JP5799786B2 (ja) * | 2011-12-09 | 2015-10-28 | 富士電機株式会社 | オートゼロアンプ及び該アンプを使用した帰還増幅回路 |
-
1986
- 1986-06-11 JP JP61136685A patent/JPH0691382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62292013A (ja) | 1987-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |