JPH0693566B2

JPH0693566B2 - マイクロ波合成回路装置

Info

Publication number: JPH0693566B2
Application number: JP16715587A
Authority: JP
Inventors: 利憲田中; 恒雄徳満; 正義相川
Original assignee: 株式会社エイ・ティ・ア−ル光電波通信研究所
Priority date: 1987-07-03
Filing date: 1987-07-03
Publication date: 1994-11-16
Anticipated expiration: 2009-11-16
Also published as: JPS6411401A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、複数個のマイクロ波線路間で入力信号を電力
合成するマイクロ波合成回路装置に関する。以下、マイ
クロ波線路とは、概ね1GHz以上の周波数の信号を伝送す
るための線路であって、コプレナ線路、又はスロット線
路等の共平面線路、並びにマイクロストリップ線路等を
いう。

［従来の技術］第７図（Ａ）はコプレナ線路間の合成回路（以下、第１
の従来例という。）の平面図、第７図（Ｂ）は第７図
（Ａ）のＡ−Ａ′線についての縦断面図である。第７図
（Ａ）及び（Ｂ）において、半導体基板１上にＴ字形状
のストリップ導体3,5,8が一体的に形成され、また、接
地導体2a,2b及び６がそれぞれ、該ストリップ導体3,5,8
の両側に該ストリップ導体3,5,8と所定間隔だけ離れて
半導体基板１上に形成される。さらに、該合成回路の合
成部において、接地導体2aと2b間、接地導体2aと６間、
並びに接地導体2bと６間がそれぞれ、接続用ブリッジ導
体10a,10b,10cを介して接続される。なお、接続用ブリ
ッジ導体10a,10b,10cは半導体基板１及びストリップ導
体3,5,8上に絶縁層11を介して形成される。ここで、ス
トリップ導体３と接地導体2a,2b、ストリップ導体５と
接地導体2a,6、ストリップ導体８と接地導体2b,6はそれ
ぞれ公知のコプレナ線路4,7,9を構成している。以上の
ように構成された合成回路において、例えばコプレナ線
路7,9に入力された各信号は上記合成回路で１個の信号
に電力合成された後、合成された信号がコプレナ線路４
に出力される。

第８図はスロット線路間のウィルキンソン型合成回路
（以下、第２の従来例という。）の平面図である。第８
図において、導体60a,60bがそれぞれ、半導体基板１の
図上左側で互いに所定間隔離れて、また半導体基板１の
図上中央部で導体64と所定間隔離れて、さらに半導体基
板１の図上右側で導体60cと所定間隔離れて形成され
る。導体64の平面形状は略ホームベース形状の五角形で
あって、導体64の図上左側端部64bが抵抗体65を介して
導体60cに接続され、導体64の頂点部64aから抵抗体65の
中心部までの距離がλg/4となっている。ここで、λｇ
は管内波長である。また、導体60a,60b、導体60a,60c及
び導体60b,60cによってそれぞれスロット線路61,62,63
を構成している。以上のように構成された合成回路にお
いて、例えばスロット線路62,63に入力された各信号は
導体64の頂点部64aにおいて１個の信号に電力合成され
てスロット線路61に出力される。

［発明が解決しようとする問題点］上述の第１の従来例の合成回路は相反回路であるため入
出力線路間の電気的分離がとられておらず、出力コプレ
ナ線路４に接続された回路から反射があれば、その反射
波がそのまま入力コプレナ線路7,9へ現れることにな
る。この反射波が望ましくない場合には、更にアイソレ
ータを設けてこの反射波を除去する必要があるという問
題点があった。また、この回路において、出力コプレナ
線路４の特性インピーダンスをＺとすると、これに整合
する入力コプレナ線路７及び９の特性インピーダンスは
2Zになり、例えば入力側に特性インピーダンスＺのコプ
レナ線路を接続するためには、さらに整合回路を必要と
し、合成回路全体が大きくなるという問題点もあった。

また、上述の第２の従来例の合成回路においては、抵抗
体65の抵抗値を適当に選択することによって、入出力ス
ロット線路61ないし63の各特性インピーダンスを全て同
一に設定することができ、各入出力スロット線路間をイ
ンピーダンス整合させることができる。しかしながら、
この合成回路も第１の従来例の回路と同様に相反回路で
あって、入力線路62,63間の分離はとれているものの入
出力線路間の分離はとれておらず、入力スロット線路62
及び63に接続された回路から反射があれば、その反射波
がそのまま出力スロット線路61へ現れることになる。こ
の反射波が望ましくない場合には、更にアイソレータを
設けてこの反射波を除去する必要があるという問題点が
あった。また、この第２の従来例では、合成部にλg/4
の長さの線路を必要とし、小型化が困難であるという問
題点があった。

本発明の目的は以上の問題点を解決し、アイソレータを
用いず簡単な回路で入出力マイクロ波線路間の良好な電
気的分離度で入力信号の合成を行うことができ、かつ、
入出力マイクロ波線路間のインピーダンス整合がとれた
小型のマイクロ波合成回路を提供することにある。

［問題点を解決するための手段］本発明は、複数個のソース電極がそれぞれ複数個の入力
マイクロ波線路に接続されるゲート接地の第１の電界効
果トランジスタと、上記第１の電界効果トランジスタの
ドレイン電極にゲート電極が接続されるとともに、ソー
ス電極が出力マイクロ波線路に接続されるドレイン接地
の第２の電界効果トランジスタとを備えたことを特徴と
する。

［作用］以上のように構成することにより、複数個のソース電極
を有するゲート接地の第１の電界効果トランジスタと、
ドレイン接地の第２の電界効果トランジスタが縦続接続
される。従って、上記複数個の入力マイクロ波線路に入
力された各マイクロ波信号は上記第１の電界効果トラン
ジスタに入力され、１個のマイクロ波信号に電力合成さ
れかつ増幅及びインピーダンス変換等の処理がなされた
後、合成されたマイクロ波信号が上記第２の電界効果ト
ランジスタに出力される。上記第２の電界効果トランジ
スタに入力されたマイクロ波信号は、増幅及びインピー
ダンス変換等の処理がなされた後、上記出力マイクロ波
線路に出力される。

ここで、上記第１の電界効果トランジスタ及び上記第２
の電界効果トランジスタにおいてはそれぞれ、複数個の
ソース電極とドレイン電極間及び複数個のゲート電極
間、並びにゲート電極とソース電極間が電気的に分離さ
れているので、上記複数個の入力マイクロ波線路と上記
出力マイクロ波線路間、及び上記複数個の入力マイクロ
波線路間が電気的に分離される。また、上記第１と第２
の電界効果トランジスタが上述のようにインピーダンス
変換作用を有するので、上記複数個の入力マイクロ波線
路と上記出力マイクロ波線路間でインピーダンス整合が
とれる。

［実施例］基本回路第１図は本発明の一実施例である電界効果トランジスタ
（以下、FETという。）を用いたマイクロ波合成回路の
基本回路の回路図である。

第１図において、特性インピーダンスZo₁を有する第１
の入力マイクロ波線路23がゲート接地のFET21の第１の
ソース電極に接続され、特性インピーダンスZo₂を有す
る第２の入力マイクロ波線路24がFET21の第２のソース
電極に接続される。FET21の第１と第２のドレイン電極
はともに接続されて、相互コンダクタンスgm₃を有する
ドレイン接地のFET22のゲート電極に接続される。FET22
のソース電極は特性インピーダンスZo₃を有する出力マ
イクロ波線路25に接続される。

ここで、２個のソース電極と２個のゲート電極を有する
FET21は、第１のゲート電極と第１のソース電極を有す
る第１のFET部Q₁と第２のゲート電極と第２のソース電
極を有する第２のFET部Q₂から構成され、第１と第２のF
ET部Q₁,Q₂はそれぞれ相互コンダクタンスgm₁,gm₂を有す
る。この第１と第２のFET部Q₁,Q₂は同一動作層上で形成
してもよいし、また、異なる動作層上で形成してもよ
い。

このFET21及びFET22を相互コンダクタンスのみで記述可
能な理想的なFETであると考えると、第１図の回路のＳ
パラメータは次式のようになる。なお、入力マイクロ波
線路23,24側をそれぞれ第１と第２の端子とし、出力マ
イクロ波線路25側を第３の端子としてＳパラメータの添
字を付与する。

S₁₃＝S₂₃＝０ ……（４）ここで、S₁₁,S₂₂はそれぞれ入力マイクロ波線路23,24側
の入力端反射係数であり、S₃₃は出力マイクロ波線路25
側の出力端反射係数である。

さらに、gm₁Zo₁＝gm₂Zo₂＝gm₃Zo₃＝１となるようにゲー
ト接地のFET21及びドレイン接地のFET22の各ゲート幅を
設定すると、上記各Ｓパラメータは次式のようになる。

S₁₁＝S₂₂＝S₃₃＝０ ……（５）このように、gm₁Zo₁＝gm₂Zo₂＝gm₃Zo₃＝１と設定された
ゲート接地のFET21及びドレイン接地のFET22を縦続接続
することにより、次のような効果がある。

（１）入力端反射係数S₁₁,S₂₂及び出力端反射係数S₃₃が
ゼロとなるので、入出力線路間のインピーダンス整合が
とれる。

（２）逆方向伝達係数S₁₃,S₂₃がゼロとなるので、入出
力線路間の電気的分離を行うことができる。

従って、この合成回路は、２個の入力マイクロ波線路2
3,24と出力マイクロ波線路25間の各インピーダンスが整
合された状態で、かつ入出力線路間が電気的に分離され
た状態で入力信号の合成を行うことができる。また、FE
T21の第１のソース電極と第２のソース電極間は電気的
に分離しているので、各電極に接続された第１と第２の
入力マイクロ波線路23,24間の電気的分離を行うことが
できる。さらに、入出力線路23,24及び25間の間隔は、
第２の従来例のように1/4波長の長さを必要とせず、FET
21,22で構成される回路を小型化することによって、該
マイクロ波合成回路を第２の従来例に比較して小型化す
ることができる。

第２図はFET21,22用のバイアス端子Tb₁,Tb₂を設けたマ
イクロ波合成回路の回路図である。この第２図の回路が
第１図の基本回路と異なるのは、（１）FET21の第１と第２のドレイン電極とFET22のゲー
ト電極間に結合用キャパシタCcを接続したこと、（２）FET21の第１と第２のドレイン電極がバイアス設
定用抵抗Rbと直流阻止用キャパシタCb₁の直列回路を介
してアースに接続されたこと、（３）FET22のゲート電極が利得調整用抵抗Ｒを介して
アースに接続されたこと、（４）FET22のドレイン電極が直流阻止用キャパシタCb₂
を介してアースに接続されたこと、並びに、（５）抵抗RbとキャパシタCb₁間、及びFET22のドレイン
電極とキャパシタCb₂間のそれぞれに、バイアス端子T
b₁,Tb₂を設けたことである。

以上のように構成した合成回路において、バイアス端子
Tb₁,Tb₂に直流バイアス電圧を印加することにより、FET
21及び22のバイアス設定を行うことができる。また、抵
抗Ｒの抵抗値を変化することにより、入力線路23,24か
ら出力線路25に出力される信号の利得を調整することが
できる。

第１の実施例第３図（Ａ）は本発明の第１の実施例である入力コプレ
ナ線路7,9と出力コプレナ線路４間の合成回路のマイク
ロ波モノリシック集積回路の平面図であり、第３図
（Ｂ）は第３図（Ａ）のＢ−Ｂ′線の縦断面図、第３図
（Ｃ）は第３図（Ａ）のＣ−Ｃ′線の縦断面図、第３図
（Ｄ）は第３図（Ａ）のＤ−Ｄ′線の縦断面図である。
第３図（Ａ）ないし（Ｄ）において、上述の図面と同一
のものについては同一の符号を付している。

第３図（Ａ）ないし（Ｄ）において、長方形状の半絶縁
性GaAs半導体基板１の図上右側の略中央位置であってシ
ョットキーゲート型電界効果トランジスタ（以下、MESF
ETという。）22が形成される位置の上表面上に、半導体
基板１の上表面から不純物イオンを注入して動作層17を
形成する。MESFET22のゲート電極31が上記動作層17の略
中央位置に導体33と一体的に形成される。ここで、該ゲ
ート電極31の平面形状は半導体基板１の図上左右方向と
平行する長手のゲート幅w₃とゲート長g₃の２辺を有する
長方形状である。さらに、ソース電極32及びドレイン電
極30が、上記ゲート電極31を間にはさんで、それぞれゲ
ート電極31と所定の間隔だけ離れて、上記動作層17上に
それぞれ導体41、出力コプレナ線路４の導体３と一体的
に形成される。ここで、ソース電極32及びドレイン電極
30の各平面形状は長方形状であって、該電極32,30の長
手方向の辺が上記ゲート電極31のゲート幅w₃方向の辺と
平行している。

半導体基板１内の動作層17上に上述のように公知の方法
で形成されたゲート電極31、ソース電極32及びドレイン
電極30によって、MESFET22を構成している。

また、MESFET23の図上左側の位置の半導体基板１の上表
面から不純物イオンを注入して動作層13を形成した後、
２個のゲート電極15a及び15bが、ドレイン電極16が形成
される上記動作層13の略中央位置からそれぞれ所定間隔
離れて、上記動作層13上にそれぞれ接地導体6,2a及び接
地導体6,2bと一体的に形成される。ここで、該ゲート電
極15a,15bの各平面形状はそれぞれ、長手のゲート幅w₁,
w₂の辺とゲート長g₁,g₂の辺を有する長方形状であっ
て、該ゲート電極15a,15bのゲート幅w₁，w₂の各辺はMES
FET22のゲート電極31のゲート幅w₁,w₂方向の各辺と平行
している。さらに、ドレイン電極16が、上記両ゲート電
極15a,15bを間にはさんでかつ所定間隔だけ離れて上記
動作層13上に導体34と一体的に形成される。該ドレイン
電極16の平面形状は長方形状であって、該ドレイン電極
16の長手方向の辺が上記ゲート電極15a,15bのゲート幅w
₁,w₂方向の辺と平行している。またさらに、２個のソー
ス電極14a,14bが、ドレイン電極16が形成された側の反
対側である上記両ゲート電極15a,15bの外側に、それぞ
れ上記ゲート電極15a,15bと所定間隔離れて上記動作層1
3上に、それぞれ導体5,8と一体的に形成される。該ソー
ス電極14a,14bの平面形状は長方形状であって、該ソー
ス電極14a,14bの長手方向の辺が、上記ゲート電極15a,1
5bの長手のゲート幅w₁,w₂方向の辺と平行している。

半導体基板１内の動作層13上に上述のように公知の方法
で形成されたゲート電極15a,15b、ドレイン電極16及び
ソース電極14a,14bによってMESFET21を構成している。

MESFET21のソース電極14a,14bの図上上側及び図上下側
の半導体基板１上に、導体５及び８がそれぞれソース電
極14a,14bと一体的に形成される。導体5,8の各平面形状
はゲート幅w₁,w₂方向の幅とゲート長g₁,g₂方向の長手の
辺を有する略長方形状であって、導体5,8のゲート幅w₁,
w₂方向の各一辺がソース電極14a,14bのゲート幅w₁,w₂方
向の各一辺とそれぞれ接続される。

MESFET21及び導体5,8の各図上左側の半導体基板１上
に、長方形状の接地導体６が導体5,8とそれぞれ所定間
隔l₁,l₂だけ離れてゲート電極15a,15bと一体的に形成さ
れる。

MESFET21のドレイン電極16の図上右側であってMESFET22
の図上左側の半導体基板１上に、ドレイン電極16と同一
幅を有する長方形状の導体34がドレイン電極16及び導体
90と一体的に形成されるとともに、長方形状の導体90が
ドレイン電極16及び導体34と一体的に形成される。ここ
で、ドレイン電極16のゲート長g₁,g₂方向の一辺が導体3
4のゲート長g₁,g₂方向の辺と接続される。従って、ドレ
イン電極16が、導体34を介して、導体90と接続される。

導体90の上表面上及び導体90の図上右側の半導体基板１
上に、絶縁層42を介して導体33がゲート電極31と一体的
に形成される。ここで、導体33の平面形状は略長方形状
であって、導体33のゲート電極31側近傍端部分がゲート
電極31まで延在してゲート電極31のゲート長g₃方向の辺
と接続される。上記導体90、絶縁層42及び導体33によっ
て、公知の金属−絶縁体−金属キャパシタ（以下、MIM
キャパシタという。）35を構成しており、このMIMキャ
パシタ35はMESFET21と22間の結合用キャパシタである。

導体５の図上左側であって、導体34,90及びMESFET22の
各図上上側の半導体基板１上に、接地導体2aが導体５と
間隔l₁だけ離れて、また、導体34,90及びソース電極30
と所定間隔離れて、さらに導体32と間隔l₃だけ離れて、
ゲート電極15aと一体的に形成される。ここで、接地導
体2aのゲート電極15a側近傍端部分がゲート電極15aのゲ
ート長g₁方向の一辺と接続される。

導体８の図上左側であって、導体34,90及び３の各図上
下側の半導体基板１上に、接地導体2bが導体８と間隔l₂
だけ離れて、また、導体34,90と所定間隔離れて、さら
に、導体３と間隔l₃だけ離れて、ゲート電極15bと一体
的に形成される。ここで、接地導体2bのゲート電極15b
側近傍端部分がゲート電極15bのゲート長g₂方向の一辺
と接続される。上記導体５と接地導体6,2a、並びに上記
導体８と接地導体6,2bによってそれぞれ入力コプレナ線
路7,9を構成している。

接地導体2a,2bのMESFET21側近傍端部分であって互いに
近接する部分間の導体34及び半導体基板１上に、絶縁層
を介して、接地導体2a,2b間接続用ブリッジ導体10aが、
形成される。

接地導体2bの導体90側近傍端部分上に絶縁層46を介して
長方形状の導体38が導体38aと一体的に形成され、導体3
8の図上上側端部の一部分38cが導体38aと接続される。
ここで、接地導体2b、絶縁層46及び導体38によって、上
述と同様に直流阻止用MIMキャパシタ39を構成してい
る。この導体38にリード線40aを介してバイアス端子40
が接続される。

導体90の図上下側端部90cから導体38aの図上上側端部38
acまでの半導体基板１内に予め不純物イオンが注入さ
れ、これによって抵抗体36が形成される。従って、導体
90が抵抗体36及び導体38aを介して導体38に接続され
る。

また、導体33の図上右側端部33cから接地導体2aの導体3
3側近傍端部分2acまでの半導体基板１内に予め不純物イ
オンが注入され、これによって利得調整用抵抗体37が形
成される。従って、導体33が抵抗体37を介して接地導体
2aに接続される。

MESFET22の図上上側の接地導体2a上に絶縁層80を介して
導体41がドレイン電極30と一体的に形成される。導体41
の平面形状は長方形状であって、導体41のゲート幅w₃方
向の辺がドレイン電極30のゲート幅w₃方向の辺と接続さ
れる。ここで、接地導体2a、絶縁層80及び導体41によっ
て上述と同様に直流阻止用MIMキャパシタ43を構成して
おり、この導体41にリード線44aを介してバイアス端子4
4が接続される。

出力コプレナ線路４の導体３がMESFET22のドレイン電極
32の図上下側及び右下側にドレイン電極32と一体的に形
成され、この導体３の平面形状は所定の幅を有するくの
字形状である。ここで、導体３の幅方向の一辺がドレイ
ン電極32のゲート幅w₃方向の辺と接続される。

接地導体2a,2bのMESFET22側近傍端部分の導体３及び半
導体基板１上に、絶縁層を介して接地導体2a,2b間接続
用ブリッジ導体10bが形成される。上記導体３と接地導
体2a,2bによって、出力コプレナ線路４を構成してい
る。

なお、以下、接続用ブリッジ導体10aを境界として、MES
FET21が形成される半導体基板１の図上左側を基板１の
入力側といい、また、MESFET22が形成される半導体基板
１の図上右側を基板１の出力側という。

以上のように構成することにより、MESFET21のドレイン
電極16が導体34,90、抵抗36、導体38a及びMIMキャパシ
タ39を介して接地導体2bに接続されて高周波的に接地さ
れ、また、MESFET22のドレイン電極16がMIMキャパシタ4
3を介して接地導体2aに接続されて高周波的に接地され
る。この合成回路は第２図の回路に対応し、入力コプレ
ナ線路7,9に入力された各信号はゲート接地のMESFET2
1、結合用MIMキャパシタ35を介してドレイン接地のMESF
ET22に入力され、１個の信号に電力合成された後、合成
された信号が出力コプレナ線路４に出力される。

ここで、本回路の高周波等価回路は第１図のようにな
り、MESFET21及びMESFET22の相互コンダクタンスgm₁,gm
₂,gm₃を、gm₁Zo₁＝gm₂Zo₂＝gm₃Zo₃＝１となるように、M
ESFET21,22の各ゲート幅w₁,w₂,w₃を設定することによ
り、入出力線路間でインピーダンス整合がとれる。ま
た、抵抗37の抵抗値を変化することにより合成回路の増
幅度を変化させることができる。MESFET21のソース電極
14a,14bとドレイン電極16間、及びMESFET22のゲート電
極31とソース電極32間には電気的分離作用があるので、
入出力線路間が電気的に分離され、出力コプレナ線路４
に接続された回路から反射があっても、その反射波がそ
のまま入力コプレナ線路7,9へ現れることはない。ま
た、入力線路7,9同志もMESFET21の電気的分離作用によ
り分離されている。従って、反射波に対するアイソレー
タ等の対策が不要になり、入出力間の分離が良好なモノ
リシック集積回路の合成回路が得られる。なお、本実施
例では、MESFET21及びMESFET22間を近接配置して集中定
数的に接続しているが、公知のマイクロ波線路を介して
接続することも、可能である。このことは、以下の実施
例でも同様である。

第２の実施例第４図は本発明の第２の実施例である入力コプレナ線路
7,9と出力スロット線路51間の合成回路のマイクロ波モ
ノリシック集積回路の平面図であり、第４図において、
上述の図面と同一のものについては同一の符号を付して
いる。

この合成回路が第３図（Ａ）の第１の実施例と異なるの
は、基板１の出力側において、（１）出力コプレナ線路４が導体50及び接地導体2aを有
する出力スロット線路51にとって代わったこと、並び
に、（２）接地導体2aが、導体８の図上右側、導体34,90の
図上下側、並びに導体50の図上左側にのみ形成されるこ
とである。

第４図において、基板１の入力側は、第３図（Ａ）の第
１の実施例と同様に形成される。

基板１の出力側の略中央位置に、MESFET22が第３図
（Ａ）の第１の実施例と同様に形成される。接地導体2a
が導体50と間隔l₄だけ離れて形成されることを除いて第
１の実施例と同様に形成され、接地導体2bが導体50側近
傍の辺がゲート長方向で切断させるように形成されるこ
とを除いて第１の実施例と同様に形成される。さらに、
MIMキャパシタ39,43、バイアス端子40,44、導体34,90,3
8a及び抵抗体36,37がそれぞれ、第１の実施例と同様に
形成される。

MESFET22の図上下側及び右下側の半導体基板１上に、導
体50が接地導体2aと間隔l₄だけ離れてかつソース電極32
と一体的に形成される。導体50の平面形状はゲート幅w₃
を平行しかつ互いに平行する２辺を有する略台形形状で
あって、導体50のゲート幅w₃方向の辺の一部がソース電
極32のゲート幅w₃方向と接続される。また、導体50と接
地導体2bとの間隔はMESFET22から離れるにつれて広くさ
れている。ここで、上記導体50と接地導体2aによって出
力コプレナ線路51を構成している。

以上のように構成することにより、MESFET21のドレイン
電極16が上述と同様に導体34,90、抵抗体36、導体38a、
MIMキャパシタ39を介して接地導体2bに接続されて高周
波的に接地され、また、MESFET22のドレイン電極30がそ
れぞれMIMキャパシタ43を介して接地導体2aに接続され
て高周波的に接地される。この合成回路は第２図の回路
に対応し、入力コプレナ線路7,9に入力された各信号
は、ゲート接地のMESFET21、結合用MIMキャパシタ35を
介してドレイン接地のMESFET22に入力され、１個の信号
に電力合成された後、合成された信号が出力スロット線
路51に出力される。また、この合成回路の高周波等価回
路は第３図（Ａ）の第１の実施例と同様に、第１図のよ
うになり、第１の実施例と同様の作用と効果を有する。

第３の実施例第５図は本発明の第３の実施例である入力スロット線路
53,55と出力コプレナ線路４間の合成回路のマイクロ波
モノリシック集積回路の平面図であり、第５図におい
て、上述の図面と同一のものについて同一の符号を付し
ている。

この合成回路が第３図（Ａ）の第１の実施例と異なるの
は、基板１の入力側において、入力コプレナ線路7,9が
それぞれ入力スロット線路53,55にとって代わったこと
である。以下、上記相違点について詳細に説明する。

第５図において、基板１の出力側は第３図（Ａ）の第１
の実施例と同様に形成される。また、基板１の入力側に
おいて、MESFET21が第１の実施例と同様に形成される。

MESFET21の図上上側及び下側の半導体基板１上にそれぞ
れ、導体52,53がそれぞれ接地導体2a,2bと間隔l₅,l₆だ
け離れてかつ第１と第２のソース電極14a,14bと一体的
に形成される。導体52,53の各平面形状は略長方形状で
あって、導体52,53のゲート幅w₁,w₂方向の各辺がソース
電極14a,14bのゲート幅w₁,w₂方向の各辺と接続される。
また、入力線路53,54間を良好な分離度で電気的分離を
行うために、導体52と53の互いに対向する辺の間隔はME
SFET21から離れるにつれて広くされる。ここで、導体52
と接地導体2a、並びに導体54と接地導体2bはそれぞれ入
力コプレナ線路53,55を構成している。

この合成回路は第２図の回路に対応し、入力スロット線
路53,55に入力された各信号は、ゲート接地のMESFET2
1、結合用MIMキャパシタ35を介してドレイン接地のMESF
ET22に入力され、１個の信号に電力合成された後、合成
された信号が出力コプレナ線路４に出力される。また、
この合成回路の高周波等価回路は第３図（Ａ）の第１の
実施例と同様に、第１図のようになり、第１の実施例と
同様の作用と効果を、有する。

第４の実施例第６図は本発明の第４の実施例である入力スロット線路
53,55と出力スロット線路51間の合成回路のマイクロ波
モノリシック集積回路の平面図であり、第６図におい
て、上述の図面と同一のものについては同一の符号を付
している。

この合成回路においては、基板１の入力側が第５図の第
３の実施例と同様に形成され、一方、基板１の出力側が
第４図の第２の実施例と同様に形成される。

以上のように構成された合成回路は第２図の回路に対応
し、入力スロット線路53,55に入力された各信号は、ゲ
ート接地のMESFET21、結合用MIMキャパシタ35を介して
ドレイン接地のMESFET22に入力され、１個の信号に電力
合成された後、合成された信号が出力スロット線路51に
出力される。また、この合成回路の高周波等価回路は第
３図（Ａ）の第１の実施例と同様に第１図のようにな
り、第１の実施例と同様の作用と効果を有する。

他の実施例以上の実施例において、増幅及びインピーダンス整合を
行う能動素子としてMESFETを用いているが、これに限ら
ず、その他の種類のFETを用いてもよい。また、入出力
線路としてスロット線路及びコプレナ線路を用いている
が、これに限らず、マイクロストリップ線路等のその他
のマイクロ波線路を用いてもよい。さらに、合成入力側
のマイクロ波線路形式が同じ場合について説明したが、
これに限らず、合成入力側のマイクロ波線路形式が異な
ってもよい。

以上の実施例において、ドレイン接地のMESFET21のゲー
ト電極およびソース電極の数をそれぞれ２個として説明
したが、これに限らず、３個以上としてもよい。さら
に、MESFET21とMESFET22の連結部は高インピーダンスで
あるため、この連結部に複数のMESFET21を接続すること
により、多数の入力信号を合成する合成回路を構成して
もよい。

［発明の効果］以上詳述したように本発明によれば、複数個のソース電
極を有するゲート接地の第１の電界効果トランジスタ
と、ドレイン接地の第２の電界効果トランジスタを縦続
接続したので、複数個の入力マイクロ波線路に入力され
た各マイクロ波信号が１個の信号に電力合成され、合成
された信号が出力マイクロ波線路に出力されるマイクロ
波合成回路装置を構成することができる。

ここで、上記第１の電界効果トランジスタ及び上記第２
の電界効果トランジスタにおいてはそれぞれ、複数個の
ソース電極とドレイン電極間及び複数個のソース電極間
並びにゲート電極とソース電極間が電気的に分離されて
いるので、上記複数個の入力マイクロ波線路と上記出力
マイクロ波線路間、及び上記複数個の入力マイクロ波線
路間がそれぞれ電気的に分離される。また、上記第１の
電界効果トランジスタと上記第２の電界効果トランジス
タがインピーダンス変換作用を有するので、上記複数個
の入力マイクロ波線路と上記出力マイクロ波線路間で、
インピーダンス整合がとれる。さらに、上記マイクロ波
合成回路装置は２個の電界効果トランジスタのみで構成
され、第２の従来例のように、1/4波長の長さを必要と
しないので、第２の従来例に比較して小型化することが
できる。

従って、入出力間及び複数の出力間が電気的に分離され
かつ入出力間のインピーダンス整合がとれ、しかも、従
来例に比較して小型化されたマイクロ波合成回路装置を
実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるFETを用いたマイクロ
波合成回路の基本回路の回路図、第２図は第１図の回路にFET用バイアス端子を設けたマ
イクロ波合成回路の回路図、第３図（Ａ）、第４図、第５図及び第６図はそれぞれ本
発明の第１ないし第４の実施例の合成回路のマイクロ波
モノリシック集積回路の平面図、第３図（Ｂ）は第３図（Ａ）のＢ−Ｂ′線の縦断面図、第３図（Ｃ）は第３図（Ａ）のＣ−Ｃ′線の縦断面図、第３図（Ｄ）は第３図（Ａ）のＤ−Ｄ′線の縦断面図、第７図（Ａ）は第１の従来例の合成回路の平面図、第７図（Ｂ）は第７図（Ａ）のＡ−Ａ′線の縦断面図、第８図は第２の従来例のウィルキンソン型合成回路の平
面図である。１…半導体基板、 4,7,9…コプレナ線路、 21,22…ショットキーゲート型電界効果トランジスタ（M
ESFET）、 14a,14b,32…ソース電極、 15a,15b,31…ゲート電極、 16,30…ドレイン電極、 51,53,55…スロット線路。

フロントページの続き (72)発明者相川正義京都府相楽郡精華町大字乾谷小字三平谷５番地株式会社エイ・ティ・アール光電波通信研究所内 (56)参考文献特開昭57−186347（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数個のソース電極がそれぞれ複数個の入
力マイクロ波線路に接続されるゲート接地の第１の電界
効果トランジスタと、上記第１の電界効果トランジスタのドレイン電極にゲー
ト電極が接続されるとともに、ソース電極が出力マイク
ロ波線路に接続されるドレイン接地の第２の電界効果ト
ランジスタとを備えたことを特徴とするマイクロ波合成
回路装置。