JPH0695026B2 - エンコ−ダ欠相検出回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＡ相,B相の90°位相のずれたインクリメンタル
信号（以下Ａ相,B相と称す）と１回転に１パルスのＺ相
を出力するエンコーダを用いた装置のエンコーダ出力信
号の処理回路に関するものである。

従来の技術 以下に従来のエンコーダ欠相検出回路の構成について説
明する。

第４図は従来のエンコーダ欠相検出回路の構成図であ
り、１は入力信号を受けた信号にバイアスをかけ、レベ
ルを変えて出力するバイアス回路であり、２は前記バイ
アス回路出力を受けて、そのバイアスレベルを検出する
レベル検出回路であり、３は前記バイアス回路１の出力
を受けて、バイアス分を取りさるレベル変換回路であ
る。

以上のように構成されたエンコーダ欠相検出回路につい
て、以下その動作を説明する。

まず、前記Ａ相,B相,Z相のエンコーダ信号が０または5v
の信号として、バイアス回路１に入力され、バイアス回
路１では信号にバイアスをかけ、信号レベルを5v,10vに
変換しエンコーダ出力として出力し処理回路側に伝送す
る。次に処理回路側のレベル変換回路３に入力されて、
もとの0.5vのレベルに変換される。同時に、レベル検出
回路２では、前記バイアス回路１の出力を受け、信号レ
ベルが常に5v以上あるかを検出し、エンコーダ信号が5v
〜10vレベルまで変化した時には正常と判断し、逆にエ
ンコーダ信号が欠相あるいは断線し信号レベルが5v以下
になった時に欠相と判断し欠相という信号を出力する。

発明が解決しようとする問題点 しかしながら上記の様な従来の構成では、信号線が断線
した場合にはレベルが5v以下になるため欠相を検出でき
るが、信号線が電源線と短絡し欠相した場合には5v以下
とならず、欠相を検出できず、耐ノイズの面においても
信号レベルを変化させるため差動伝送方式が使えず、ノ
イズに弱いという問題点を有していた。

本発明は上記従来の問題点を解決するもので、断線、短
絡すべての状態の欠相を検出することのできるエンコー
ダ欠相検出回路を提出することを目的とする。

問題点を解決するための手段 この目的を達成するために本発明のエンコーダ欠相検出
回路はＡ相,B相のエッジを検出する検出回路と、Ｚ相の
タイミングで前記エッジ検出回路の出力データを読み込
む記憶素子から構成されている。

作用 この構成によってＺ相を基準信号とし、回転中のＺ相の
パルスとパルスの間にA,B相のエッジを検出し、欠相検
出するもので、Ｚ相パルスでＡ相,B相エッジ検出回路を
リセットし、次のＺ相パルスまでの間にエッジの検出を
行い、そのデータをＺ相パルスのタイミングで記憶素子
がデータを読み込み欠相検出を行う。同時にエッジ検出
回路をリセットし再び同じ動作をくり返し、A,B相のエ
ッジを検出することにより、正常であればエッジを検出
し、欠相した場合にはエッジがないということからエン
コーダの欠相を検出することができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例におけるエンコーダ
欠相検出回路のブロック図を示すものである。第１図に
おいて、100はＡ相,B相のエッジを検出するエッジ検出
回路、200は２相のタイミングでエッジ検出回路100の出
力データを読み込む記憶素子である。第２図はエンコー
ダ欠相検出回路の結線図を示すもので、Ｄフリップフロ
ップを３つ用い、インクリメンタルＡ相,B相をフリップ
フロップ11のクロック入力14とフリップフロップ12のク
ロック入力15にそれぞれ入力し、データ入力16,17をＨ
レベルに設定しておく。前記フリップフロップ11,12の
出力18,19を論理積回路25に入力し、出力をフリップフ
ロップ13のデータ入力22に接続する。Ｚ相をフリップフ
ロップ11と12のリセット20,21に入力すると共に、フリ
ップフロップ13のクロック入力23に入力し、エンコーダ
欠相検出信号を前記フリップフロップ13の出力24から得
る。

以上のように構成されたエンコーダ欠相検出回路につい
て、以下その動作を第３図のタイムチャートを参照しな
がら説明する。第３図３−ａは欠相していない時のタイ
ムチャートである。最初に各フリップフロップに初期設
定が行われ、フリップフロップ11,12の出力18,19はＬ
に、フリップフロップ13の出力24はＨと設定される。エ
ンコーダ信号が入力されエッジを検出すると前記出力1
8,19はＨになる。その後、Ｚ相パルスのエッジでフリッ
プフロップ13は論理積回路25の出力を読み込むが、前記
フリップフロップ11,12の出力はＨとなっているので、
出力24はＨのままであり、同時にＺ相パルスでフリップ
フロップ11,12はリセットされ、再び同じ動作をくり返
す。

次に欠相した場合の動作を３−ｂのタイムチャートで説
明する。エンコーダ信号のＡ相が最初正常であったが、
欠相してＬに固定されたとする。エンコーダが回転し
て、Ｚ相でフリップフロップ11,12はリセットされ、リ
セット後クロック入力14,15にＡ相,B相が入力される
が、Ａ相は欠相し、Ｌに固定されエッジがないためデー
タ入力のＨに固定されたデータを読み込むことができ
ず、出力18はＬのままである。またＢ相は正常なのでフ
リップフロップ12の出力19はＨになる。次にＺ相パルス
のエッジでフリップフロップ13は論理積回路25の出力を
読み込むが、前記出力18はＬ、出力19はＨなので、論理
積回路25の出力はＬであり、データ入力22からＬを読み
込み、フリップフロップ13の出力はＬとなり欠相を検出
することができる。

以上のように本実施例ではフリップフロップを用い、Ｚ
相パルスでＡ相,B相のエッジを検出することにより欠相
を検出することができる。

なお、本実施例ではフリップフロップを３つ用い、２つ
のフリップフロップでＡ相,B相のエッジを検出し、出力
の論理積をとり３つ目のフリップフロップでデータをＺ
相のタイミングでラッチしたが、Ｚ相でなくとも、１回
転に１パルス以上の基準信号を出力するならどのような
ものでもよく、例として、短形波ドライブのACサーボモ
ータの磁極位置検出信号なども使用できる。

また本実施例では記憶素子としてＤフリップフロップを
用いたが、エッジを検出できる記憶素子ならどのような
タイプでも使える。

発明の効果 以上の如く本発明はＺ相をクロックとして用い、エンコ
ーダのインクリメンタル信号のエッジを検出し、１回転
に１回のＺ相パルスによりリセットされると共に、Ａ相
又はＢ相の最初の立ち上がりエッジを検出し、次のＺ相
パルスが入力されるまで状態を保持するエッジ検出回路
と、Ｚ相のタイミングで検出回路の出力データを読み込
む記憶素子とを設けることによりエンコーダの欠相を検
出でき、さらにエッジを検出することからエンコーダの
信号線が断線、短絡などによりＨまたはＬに固定されて
も同様に欠相を検出することができるというものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるエンコーダ欠相検出
回路のブロック図、第２図は同エンコーダ欠相検出回路
の結線図、第３図は第２図に於けるエンコーダ信号が正
常な場合と欠相した場合のタイムチャート、第４図は従
来例の構成図である。 11……第１のフリップフロップ、12……第２のフリップ
フロップ、13……第３のフリップフロップ、25……論理
積回路、100……エッジ検出回路、200……記憶素子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ａ相,B相の90°位相のずれたインクリメン
   タル信号のエッジを検出し、１回転に１回のＺ相パルス
   によりリセットされると共に、Ａ相又はＢ相の最初の立
   ち上がりエッジを検出し、次のＺ相パルスが入力される
   まで状態を保持するエッジ検出回路と、前記Ｚ相のタイ
   ミングで前記エッジ検出回路の出力データを読み込み欠
   相検出を行う記憶素子とを備えたエンコーダ欠相検出回
   路。