JPH07101720B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH07101720B2 JPH07101720B2 JP62219851A JP21985187A JPH07101720B2 JP H07101720 B2 JPH07101720 B2 JP H07101720B2 JP 62219851 A JP62219851 A JP 62219851A JP 21985187 A JP21985187 A JP 21985187A JP H07101720 B2 JPH07101720 B2 JP H07101720B2
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- JP
- Japan
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- electrode
- layer
- bipolar transistor
- diode
- semiconductor element
- Prior art date
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
- H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/141—VDMOS having built-in components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタのMOSトランジスタ
の性能を兼ね備えた半導体素子に関する。
の性能を兼ね備えた半導体素子に関する。
従来、バイポーラパワートランジスタは電力用半導体素
子として用いられているが、その低速性を改善して高速
の大電流，高耐圧デバイスを得るため、MOSトランジス
タ素子によりモジュールを構成したもの、バイポーラト
ランジスタチップとそれを駆動するMOSトランジスタチ
ップにより回路を組んだものあるいはその回路を一つの
半導体素子に集積した絶縁ゲート型バイポーラトランジ
スタ（IGBT）などが提案され商品化されつつある。
子として用いられているが、その低速性を改善して高速
の大電流，高耐圧デバイスを得るため、MOSトランジス
タ素子によりモジュールを構成したもの、バイポーラト
ランジスタチップとそれを駆動するMOSトランジスタチ
ップにより回路を組んだものあるいはその回路を一つの
半導体素子に集積した絶縁ゲート型バイポーラトランジ
スタ（IGBT）などが提案され商品化されつつある。
しかしながら、MOSモジュールは大電流化がMOSトランジ
スタのオン抵抗が大きいため難しく、また配線が多くて
それによるインダクタンス分の影響が出る欠点をもつ。
バイポーラMOS回路はチップの占める面積が大きくな
り、配線が多くそのインダクタンス分の影響が出、また
チップの接着，ワイヤボンディングなどの工数が大であ
り、小形，軽量化が困難であるなどの問題点を有する。
スタのオン抵抗が大きいため難しく、また配線が多くて
それによるインダクタンス分の影響が出る欠点をもつ。
バイポーラMOS回路はチップの占める面積が大きくな
り、配線が多くそのインダクタンス分の影響が出、また
チップの接着，ワイヤボンディングなどの工数が大であ
り、小形，軽量化が困難であるなどの問題点を有する。
一方、IGBTはスイッチオフ時のテイル部分が長い。これ
は残留少数キャリアが自己消滅型であるためで、これを
早くして高周波に対応させるためにはライフタイムキラ
ーを導入する必要がある。またラッチアップ現象が存在
するため、VCE(Sat)の許容範囲でラッチアップ耐量およ
びスイッチングスピードを上げる対策をしている。しか
し、これらの対策はトレードオフ関係にあり、高周波化
のためにライフタイムキラーを多量に導入すると大幅な
VCE(Sat)の増大が発生し、大電流向きに大きなチップサ
イズが必要となってしまう。それを避けるためにIGBT内
のバイポーラトランジスタのhFEを上げると、今度はス
ピードが遅くなり、またラッチアップ耐量も低下する。
は残留少数キャリアが自己消滅型であるためで、これを
早くして高周波に対応させるためにはライフタイムキラ
ーを導入する必要がある。またラッチアップ現象が存在
するため、VCE(Sat)の許容範囲でラッチアップ耐量およ
びスイッチングスピードを上げる対策をしている。しか
し、これらの対策はトレードオフ関係にあり、高周波化
のためにライフタイムキラーを多量に導入すると大幅な
VCE(Sat)の増大が発生し、大電流向きに大きなチップサ
イズが必要となってしまう。それを避けるためにIGBT内
のバイポーラトランジスタのhFEを上げると、今度はス
ピードが遅くなり、またラッチアップ耐量も低下する。
本発明の目的は、上記のようにバイポーラトランジスタ
とMOSトランジスタの性能を兼ね備える場合に存在する
多くの問題を解決し、配線の影響が少なく、小形，軽量
で高速な大電流，高耐圧の半導体素子を提供することに
ある。
とMOSトランジスタの性能を兼ね備える場合に存在する
多くの問題を解決し、配線の影響が少なく、小形，軽量
で高速な大電流，高耐圧の半導体素子を提供することに
ある。
上記の目的を達成するために、本発明は、一つの半導体
素体に、一面にソース電極および絶縁膜を介してゲート
電極、他面にドレイン電極を有するMOSトランジスタ
と、一面にエミッタ電極および前記ソース電極に接続さ
れるベース電極、他面に前記ドレイン電極と接続される
コレクタ電極を有するバイポーラトランジスタとが形成
され、バイポーラトランジスタの第一導電形のベース層
の一部に所定の不純物濃度の第一導電形の領域および半
導体素体の一面上に露出して前記ゲート電極と接続され
る電極が接触する第二導電形の領域からなるスピードア
ップダイオードと、第二導電形のコレクタ層の一部およ
び前記エミッタ電極と接続される電極が接触する前記ベ
ース層の一部とからなるフライホィールダイオードとを
備え、半導体素体のバイポーラトランジスタ部およびフ
ライホィールダイオード部に選択的にライフタイムキラ
ーが導入されているものとする。
素体に、一面にソース電極および絶縁膜を介してゲート
電極、他面にドレイン電極を有するMOSトランジスタ
と、一面にエミッタ電極および前記ソース電極に接続さ
れるベース電極、他面に前記ドレイン電極と接続される
コレクタ電極を有するバイポーラトランジスタとが形成
され、バイポーラトランジスタの第一導電形のベース層
の一部に所定の不純物濃度の第一導電形の領域および半
導体素体の一面上に露出して前記ゲート電極と接続され
る電極が接触する第二導電形の領域からなるスピードア
ップダイオードと、第二導電形のコレクタ層の一部およ
び前記エミッタ電極と接続される電極が接触する前記ベ
ース層の一部とからなるフライホィールダイオードとを
備え、半導体素体のバイポーラトランジスタ部およびフ
ライホィールダイオード部に選択的にライフタイムキラ
ーが導入されているものとする。
１枚の半導体素子内にバイポーラトランジスタMOSトラ
ンジスタとを分離して形成し、ライフタイムキラーをバ
イポーラトランジスタ部のみ、に導入し、MOSトランジ
スタのオン抵抗の増大の影響をなくした。また自己消滅
型デバイスの欠点を除くためにスピードアップダイオー
ドを内蔵し、残留キャリアを引きぬきできる様にした。
さらにフライホィールダイオードも内蔵しており、スピ
ードアップダイオード同様に外部配線の必要を省いてい
る。また４層の寄生サイリスタ構造が存在せず、サイリ
スタ動作によるラッチアップ現象がない。
ンジスタとを分離して形成し、ライフタイムキラーをバ
イポーラトランジスタ部のみ、に導入し、MOSトランジ
スタのオン抵抗の増大の影響をなくした。また自己消滅
型デバイスの欠点を除くためにスピードアップダイオー
ドを内蔵し、残留キャリアを引きぬきできる様にした。
さらにフライホィールダイオードも内蔵しており、スピ
ードアップダイオード同様に外部配線の必要を省いてい
る。また４層の寄生サイリスタ構造が存在せず、サイリ
スタ動作によるラッチアップ現象がない。
第１図は本発明の一実施例の断面図、第２図はその等価
回路図で、第１図の各部に対応する部分には同一の符号
が付されている。この素子は、ｎ形シリコンサブストレ
ート１の上にn-エピタキシャル層２を成長させた基板を
用いており、MOSトランジスタの形成される部分にはn+
層３が埋め込まれている。n-層２の表面にはp+層41,42
が形成されている。p+層41,42は同一工程で形成でき
る。p+層41はMOSトランジスタのチャネル領域でその中
にn+ソース領域51が設けられている。両チャネル領域51
の間に露出するn-層２の上には絶縁膜６を介してゲート
電極７が設けられ、ゲート端子Ｇに接続されている。n+
層51およびp+層41にはソース電極８が接触している。こ
れによりMOSトランジスタ10が形成される。一方のp+層4
2はバイポーラトランジスタのベース層でその中にn+エ
ミッタ領域52が設けられている。n+エミッタ領域52には
エミッタ電極９が接触し、エミッタ端子Ｅに接続されて
いる。n-層２およびn+層１はコレクタ層でMOSトランジ
スタ10のドレインと共通にコレクタ端子Ｃに接続され、
これによりNPNバイポーラトランジスタ20ができ上が
る。P+層42の一部にはさらに高い不純物濃度のP++領域4
3が形成され、その中のn+層53との間にツエナダイオー
ド30ができ上がる。n+領域51,52,53は同一工程で形成で
きる。ダイオード30のアノード領域43に接触するアノー
ド電極11は、MOSトランジスタのソース電極８およびバ
イポーラトランジスタのベース層42に接触するベース電
極12と接続され、カソード領域53に接触するカソード電
極13はゲート端子Ｇに接続されて第３図の回路の一部を
実現する。また、ベース層42の一部に接触する電極14が
エミッタ端子Ｅに接続されることにより、p+ベース層42
とn-エピタキシャル層２との間に生ずるダイオードがエ
ミッタ端子Ｅとコレクタ端子Ｃの間をバイパスするフラ
イホィールダイオード40を形成する。そして、エミッタ
電極９内の抵抗15とエミッタ領域52の下のベース層内の
抵抗16が入ることにより、第２図の等価回路のすべてが
実現する。
回路図で、第１図の各部に対応する部分には同一の符号
が付されている。この素子は、ｎ形シリコンサブストレ
ート１の上にn-エピタキシャル層２を成長させた基板を
用いており、MOSトランジスタの形成される部分にはn+
層３が埋め込まれている。n-層２の表面にはp+層41,42
が形成されている。p+層41,42は同一工程で形成でき
る。p+層41はMOSトランジスタのチャネル領域でその中
にn+ソース領域51が設けられている。両チャネル領域51
の間に露出するn-層２の上には絶縁膜６を介してゲート
電極７が設けられ、ゲート端子Ｇに接続されている。n+
層51およびp+層41にはソース電極８が接触している。こ
れによりMOSトランジスタ10が形成される。一方のp+層4
2はバイポーラトランジスタのベース層でその中にn+エ
ミッタ領域52が設けられている。n+エミッタ領域52には
エミッタ電極９が接触し、エミッタ端子Ｅに接続されて
いる。n-層２およびn+層１はコレクタ層でMOSトランジ
スタ10のドレインと共通にコレクタ端子Ｃに接続され、
これによりNPNバイポーラトランジスタ20ができ上が
る。P+層42の一部にはさらに高い不純物濃度のP++領域4
3が形成され、その中のn+層53との間にツエナダイオー
ド30ができ上がる。n+領域51,52,53は同一工程で形成で
きる。ダイオード30のアノード領域43に接触するアノー
ド電極11は、MOSトランジスタのソース電極８およびバ
イポーラトランジスタのベース層42に接触するベース電
極12と接続され、カソード領域53に接触するカソード電
極13はゲート端子Ｇに接続されて第３図の回路の一部を
実現する。また、ベース層42の一部に接触する電極14が
エミッタ端子Ｅに接続されることにより、p+ベース層42
とn-エピタキシャル層２との間に生ずるダイオードがエ
ミッタ端子Ｅとコレクタ端子Ｃの間をバイパスするフラ
イホィールダイオード40を形成する。そして、エミッタ
電極９内の抵抗15とエミッタ領域52の下のベース層内の
抵抗16が入ることにより、第２図の等価回路のすべてが
実現する。
さらに、バイポーラトランジスタ部20およびフライホィ
ールダイオード部40に選択的に金などのライフタイムキ
ラー17を拡散し、MOSトランジスタ部に影響を及ぼすこ
となく高周波化を可能にした。またMOSトランジスタ部
のみにn+埋込み層３を形成し、そのオン抵抗の低減を図
った。
ールダイオード部40に選択的に金などのライフタイムキ
ラー17を拡散し、MOSトランジスタ部に影響を及ぼすこ
となく高周波化を可能にした。またMOSトランジスタ部
のみにn+埋込み層３を形成し、そのオン抵抗の低減を図
った。
本発明によれば、一つの半導体素体内にMOSトランジス
タ，バイポーラトランジスタ，スピードアップダイオー
ド，フライホィールダイオードを内蔵し一つの素子とす
ることにより外部配線によるインダクタンス分を大幅に
軽減し、組立工数も低減して自己消滅型デバイスからス
ピードアップダイオードによる残留キャリア引き抜き可
能な素子として、高耐圧，大電流デバイスでも高速性能
を維持できるようになった。さらにスイッチング速度と
VCE(sat）のトレードオフ関係をバイポーラトランジス
タ，フライホィールダイオード部分にのみライフタイム
キラーを導入することにより解消した。また本素子は、
IGBTなどと異なり、ラッチアップ現象が存在しないの
で、ラッチアップ耐量向上と他の特性とのトレードオフ
を考慮する必要がなく、高特性，高信頼性のデバイスを
得ることができた。
タ，バイポーラトランジスタ，スピードアップダイオー
ド，フライホィールダイオードを内蔵し一つの素子とす
ることにより外部配線によるインダクタンス分を大幅に
軽減し、組立工数も低減して自己消滅型デバイスからス
ピードアップダイオードによる残留キャリア引き抜き可
能な素子として、高耐圧，大電流デバイスでも高速性能
を維持できるようになった。さらにスイッチング速度と
VCE(sat）のトレードオフ関係をバイポーラトランジス
タ，フライホィールダイオード部分にのみライフタイム
キラーを導入することにより解消した。また本素子は、
IGBTなどと異なり、ラッチアップ現象が存在しないの
で、ラッチアップ耐量向上と他の特性とのトレードオフ
を考慮する必要がなく、高特性，高信頼性のデバイスを
得ることができた。
第１図は本発明の一実施例の断面図、第２図はその等価
回路図である。 1:n+シリコンサブストレート、2:n-シリコンエピタキシ
ャル層、41,42:p+層、43:p++層、51,52,53:n+領域、6:
絶縁膜、7:ゲート電極、8:ソース電極、9:エミッタ電
極、12:ベース電極、10:MOSトランジスタ、20:バイポー
ラトランジスタ、30:スピードアップダイオード、40:フ
ライホィールドダイオード。
回路図である。 1:n+シリコンサブストレート、2:n-シリコンエピタキシ
ャル層、41,42:p+層、43:p++層、51,52,53:n+領域、6:
絶縁膜、7:ゲート電極、8:ソース電極、9:エミッタ電
極、12:ベース電極、10:MOSトランジスタ、20:バイポー
ラトランジスタ、30:スピードアップダイオード、40:フ
ライホィールドダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (1)
- 【請求項１】一つの半導体素体に、一面にソース電極お
よび絶縁膜を介してゲート電極、他面にドレイン電極を
有するMOSトランジスタと、エミッタ電極および前記ソ
ース電極に接続されるベース電極、他面に前記ドレイン
電極に接続されるコレクタ電極を有するバイポーラトラ
ンジスタとが形成され、該バイポーラトランジスタの第
一導電形のベース層の一部に所定の不純物濃度の第一導
電形の領域および半導体素体の一面上に露出して前記ゲ
ート電極と接続される電極が接触する第二導電形の領域
からなるスピードアップダイオードと、第二導電形のコ
レクタ層の一部および前記エミッタ電極と接続される電
極が接触する前記ベース層の一部からなるフライホィー
ルダイオードとを備え、半導体素体のバイポーラトラン
ジスタ部およびフライホィールダイオード部に選択的に
ライフタイムキラーが導入されたことを特徴とする半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62219851A JPH07101720B2 (ja) | 1987-09-02 | 1987-09-02 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62219851A JPH07101720B2 (ja) | 1987-09-02 | 1987-09-02 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461940A JPS6461940A (en) | 1989-03-08 |
| JPH07101720B2 true JPH07101720B2 (ja) | 1995-11-01 |
Family
ID=16742055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62219851A Expired - Lifetime JPH07101720B2 (ja) | 1987-09-02 | 1987-09-02 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101720B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7445486B2 (ja) * | 2020-03-26 | 2024-03-07 | 住友重機械工業株式会社 | ブレーキ駆動回路および電磁ブレーキシステム |
| JP7445485B2 (ja) * | 2020-03-26 | 2024-03-07 | 住友重機械工業株式会社 | 誘導性負荷の駆動回路および電磁ブレーキシステム |
| WO2021193456A1 (ja) * | 2020-03-26 | 2021-09-30 | 住友重機械工業株式会社 | 誘導性負荷の駆動回路および電磁ブレーキシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225854A (ja) * | 1985-03-29 | 1986-10-07 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-09-02 JP JP62219851A patent/JPH07101720B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．ＥＤ−３１，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ１９８４Ｐ．１７９０−Ｐ．１７９５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461940A (en) | 1989-03-08 |
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