JPH07104902B2

JPH07104902B2 - バ−コ−ド読取り装置

Info

Publication number: JPH07104902B2
Application number: JP61243522A
Authority: JP
Inventors: 規久大坂
Original assignee: Tec Corp
Current assignee: Tec Corp
Priority date: 1986-10-14
Filing date: 1986-10-14
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS6398081A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は例えば商品に付されたバーコードを読取るバ
ーコード読取り装置に関する。

［従来の技術］バーコード読取り装置としては、ハンド式スキャナーを
使用したものや定置式スキャナーを使用したものがあ
る。

従来、ハンド式スキャナーを使用したものとしては、第
10図に示すようにバーコードを例えばペン式スキャナー
１で走査して読取り、それを２値化回路２で信号処理し
て２値化し、その２値化信号をマイクロコンピュータ３
でソフト処理を行なってバーコード認識を行なうように
している。

このようにペン式スキャナー１を使用するものは人の手
で操作するためバーコードの走査速度は遅く、このため
マイクロコンピュータ３によるソフト処理で充分対応で
きる。

これに対して定置式スキャナーを使用したものとしては
第11図に示すように、箱状の台４内にレーザ光源５を設
け、その光源５からのレーザビームを回転するポリゴン
ミラー６によって偏向して台４上の読取り窓７を走査す
る。そして窓７の上にバーコードが位置するとその反射
光が受光器８によって受光され、その受光器８からの信
号を２値化回路９で増幅、信号処理などを行なって２値
化し、その２値化信号をランレングスカウンタ10でバー
の幅に相当するデジタル量に量子化し、そのデジタル信
号をバーコード認識回路11で処理してマージン、ガード
バーの判定、バーコードか否かの判定、キャラクタのデ
コードを高速でリアルタイムに実行し、その後の比較的
低速でよいキャラクタの編集、チェック（パリティチェ
ック、モジュラスチェック）、インターフェースをマイ
クロコンピュータ12で実行するものが知られている。す
なわち、定置式スキャナーを使用するものはレーザービ
ームを使用してバーコードを高速で走査するためランレ
ングスカウンタ10で処理されたデータをそのままマイク
ロコンピュータ12に入力してソフト的に処理することは
処理スピードが要求されることから不可能となり、バー
コード認識回路11を使用して高速処理の部分をハード的
に行なわせてからマイクロコンピュータ12で処理するよ
うにしている。

［発明が解決しようとする問題点］しかし従来使用されているバーコード認識回路11はマー
ジン、ガードバーの判定、バーコードか否かの判定、キ
ャラクタのデコードをすべて行なう論理回路構成となっ
ているため、回路構成がかなり複雑になるとともに、デ
コードやアルゴリズムなど認識の論理を変更したり、修
正したりするとそのためにバーコード認識回路11の論理
回路構成を変更しなければならず作業がきわめて面倒な
る問題があった。

この発明は、バーコード情報か否かの検出のみをハード
処理で行い、バーコードの認識処理はマイクロコンピュ
ータによってソフト的に行い、従って認識の論理の変更
や修正があるとプログラム変更のみで対処でき、認識の
論理の変更や修正が比較的容易にできるとともにハード
部の論理回路構成が比較的簡単にできるバーコード読取
り装置を提供しようとするものである。

［問題点を解決するための手段］この発明は、バーコード検出部と、このバーコード検出
部からの信号を処理して２値化信号を出力する２値化回
路と、この２値化回路からの２値化信号をランレングス
データに変換するランレングスカウンタと、このカウン
タ出力を記憶する１又は複数のシフトレジスタと、２値
化回路からの２値化信号及びランレングスカウンタから
のデータを入力してバーコードパターンを検出するバー
コードパターン検出回路と、このバーコードパターン検
出回路からのバーコード検出信号に応動して１又は複数
のシフトレジスタのデータを取込みバーコードの認識処
理を行なう１又は複数のマイクロコンピュータとからな
り、バーコードパターン検出回路は、２値化信号の変化
に応動して順次、かつバーコードの１キャラクタ周期で
カウント動作を行なう複数のカウンタと、この各カウン
タのデータをそれぞれラッチする複数のラッチ回路と、
この各ラッチ回路出力と各カウンタ出力に応動してキャ
ラクタ幅の変動を検出するキャラクタ幅変動検出回路
と、この検出回路出力に応動してキャラクタ幅の変動が
規定内で連続していることを判定する判定回路と、この
判定回路が連続を判定したときそのときの１キャラクタ
分のデータに、キャラクタ幅の変動の規定内下限値を決
める一定値を乗じたデータを保持するデータ保持回路
と、このデータ保持回路に保持されたデータとランレン
グスカウンタのデータとを比較し、カウンタのデータが
保持回路のデータより大きくなったときバーコード検出
信号を出力する比較出力回路とで構成したものである。

［作用］このような構成の本発明においては、２値化回路で２値
化されたバーコードの読取りデータはランレングスカウ
ンタで量子化されてランレングスデータとなり、シフト
レジスタで記憶される。

一方、２値化信号の0,1の変化に応動して複数のカウン
タを順次、かつそれぞれがバーコードの１キャラクタ周
期でカウント動作するとともにその各カウンタのカウン
トデータをそれぞれラッチ回路でラッチする。そして各
ラッチ回路出力と各カウンタ出力によってキャラクタ幅
の変動を検出し、その変動が規定内で連続しているか否
かを判定する。

そして変動が規定内で連続していることを判定しそのと
き１キャラクタ分のデータに一定値を乗じたデータとラ
ンレングスカウンタのデータとを比較し、カウンタのデ
ータの方が大きいときバーコード情報がシフトレジスタ
に格納されたことをマイクロコンピュータに知らせるた
めのバーコード検出信号をマイクロコンピュータへ出力
する。これによりマイクロコンピュータはシフトレジス
タに格納されているデータを読込みバーコードの認識処
理を行なう。

［実施例］以下、この発明の一実施例を図面を参照して説明する。

第１図に示すように、箱状の台21内にレーザ光源22を設
け、その光源22からのレーザビームを回転するポリゴン
ミラー23によって偏向して台21上に設けられた読取り窓
24の面を走査するようにしている。そして窓24の上面側
に例えば商品に付されたバーコードが位置するとレーザ
ビームがそのバーコードに反射し、その反射光が受光器
25によって受光されるようになっている。

前記受光器25からの出力信号を２値化回路26に入力し、
その２値化回路26によって増幅、信号処理などを行なっ
て２値化している。この２値化回路26からの２値化信号
をランレングスカウンタ27に入力しそのカウンタ27でバ
ーの幅に相当するデジタル量に量子化している。

前記ランレングスカウンタ27で量子化したデジタルデー
タをシフトレジスタの一種であるデータを先入、先出す
る例えば256バイトの記憶容量を持つFIFO（ファースト
・イン−ファースト・アウト）レジスタ28に供給してい
る。

また前記２値化回路26からの２値化信号及びランレング
スカウンタ27からのデジタルデータをバーコードパター
ン検出回路29に供給している。このバーコードパターン
検出回路29は入力される２値化信号とデジタルデータを
使用してバーコードパターンを検出し、FIFOレジスタ28
にバーコード情報が格納されていることをバーコード検
出信号によってマイクロコンピュータ30に知らせるよう
にしている。

前記マイクロコンピュータ30はバーコードパターン検出
回路29からバーコード検出信号が入力されると割込みに
よってFIFOレジスタ28のデータを読込みバーコードの認
識処理を行なうようにしている。

前記ランレングスカウンタ27、FIFOレジスタ28及びバー
コードパターン検出回路29で構成される回路は具体的に
は第２図に示すように構成されている。

すなわち、２値化回路26からの２値化信号を２段のＤ形
フリップフロップ31,32と排他的オア回路33とで構成さ
れる回路に入力し、エッヂ信号EDGを作っている。また
そのエッヂ信号EDGをＤ形フリップフロップ34に入力し
てエッヂ信号EDG′を作っている。なお、各フリップフ
ロップ31,32,34のクロック入力端子CKにはクロック発生
器35から発生するクロックCLKがそれぞれ入力されてい
る。

すなわち、第３図の（ａ）に示すように２値化信号が入
力されると、フリップフロップ31は第３図の（ｂ）に示
すクロックCLKを入力されて第３図の（ｃ）で示すタイ
ミングで動作するとともにフリップフロップ32はフリッ
プフロップ31の出力とクロックCLKを入力されて第３図
の（ｄ）で示すタイミングで動作し、排他的オアゲート
33からは第３図の（ｅ）で示されるエッヂ信号EDGが出
力される。そしてこのエッヂ信号EDGとクロックCLKがフ
リップフロップ34に入力されてそのフリップフロップ34
から第３図の（ｆ）に示すエッヂ信号EDG′が出力され
る。

前記エッヂ信号EDGはマイクロコンピュータ30からの書
込みイネーブルとの論理積を取り、FIFOレジスタ28に対
して書込み信号として供給されている。なお、FIFOレジ
スタ28からのデータと読出しはマイクロコンピュータ30
からの読出しクロックによって行なうようになってい
る。

前記エッヂ信号EDG′は前記ランレングスカウンタ27の
クリア端子CLRに供給されている。このランレングスカ
ウンタ27は例えば９ビットカウンタで前記クロック発生
器35からのクロックCLKをクロック入力端子CKに入力し
てカウントすることによってバーの幅をクロックCLKを
最小単位とするデジタルデータに変換するようにしてい
る。

前記エッヂ信号EDGはまた２ビットカウンタ36及びデコ
ーダ37のＧ入力端子にも入力している。カウンタ36の
Q_A,Q_B出力を前記デコーダ37のA,B入力端子にそれぞれ入
力するとともに、７ビットマルチプレクサ67,68のA,B入
力端子にそれぞれ入力している。

すなわち前記カウンタ36は第４図の（ｂ）に示すエッヂ
信号EDGを入力されて第４図の（ｃ）に示すQ_A出力を送
出するとともに第４図の（ｄ）に示すQ_B出力を送出す
る。前記デコーダ37はエッヂ信号EDGとカウンタ36から
のQ_A出力、Q_B出力を入力されてその各入出力端子Y₀,Y₁,
Y₂,Y₃から第４図の（ｅ）に示す出力E₀、第４図の
（ｆ）に示す出力E₁、第４図の（ｇ）に示す出力E₂、第
４図の（ｈ）に示す出力E₃をそれぞれ出力する。

前記デコーダ37からの各出力E₀,E₁,E₂,E₃を４つの７ビ
ットカウンタ38,39,40,41のクリア端子CLRに供給してい
る。この各カウンタ38〜41のクロック入力端子CKには前
記クロック発生器35からのクロックCLKを1/4分周器42で
1/4分周したクロックCLK′がそれぞれ入力されている。

前記各カウンタ38,39,40,41のカウンタデータを４つの
７ビットラッチ回路43,44,45,46をそれぞれラッチする
ようにしている。この各ラッチ回路43〜46のクロック入
力端子CKには前記デコーダ37の各出力E₀,E₁,E₂,E₃がそ
れぞれ入力されている。

前記各ラッチ回路43〜46でラッチしたデータを前述した
一方のマルチプレクサ67の入力端子X₀,X₁,X₂,X₃にそれ
ぞれ入力するとともに、前記各カウンタ38〜41のカウン
トデータを前述した他方のマルチプレクサ68の入力端子
X₀,X₁,X₂,X₃に入力している。この各マルチプレクサ67,
68は前記カウンタ36の出力Q_A,Q_Bを入力されて入力端子X
₀,X₁,X₂,X₃に入力されるデータを選択的に出力端子Ｙか
ら出力するようになっている。

前記マルチプレクサ67からの出力データを28/32乗算器4
7並びに36/32乗算器48に供給しているい。前記28/32乗
算器47は例えば第６図に示すように７ビット減算器で出
力ＦはＡ−Ｂとなり、これはA₀〜A₆及びB₀〜B₆を図に示
すように接続することによってＡ−A/8＝7/8A＝28/32A
となる。そしてこのように減算器を使用することによっ
てリアルタイムで乗算ができる。前記36/32乗算器48は
前記28/32乗算器47に使用した減算器を加算器に変える
ことによって実現できる。すなわち、Ｆ＝Ａ＋A/8＝9/8
A＝36/32Aとなる。

前記28/32乗算器47の出力を７ビットコンパレータ49に
データＡとして供給するとともに７ビットラッチ回路50
に供給している。また前記36/32乗算器48の出力を７ビ
ットコンパレータ51にデータＡとして供給している。前
記コンパレータ49,51にはまた前記マルチプレクサ68か
らの出力がデータＢとして入力されている。

前記コンパレータ49はデータＡとデータＢとを比較し、
Ａ≦Ｂのとき信号を出力し、前記コンパレータ51はデー
タＡとデータＢとを比較し、Ａ≧Ｂのとき信号を出力す
る。そしてコンパレータ49,51からの信号出力とマイク
ロコンピュータ30からの書込みイネーブルの論理積を取
っている。前記乗算器47,48及びコンパレータ49,51はキ
ャラクタ幅変動検出回路を構成し、この回路により現在
のキャラクタ幅と以前のキャラクタ幅との比が±12.5％
の範囲に入っているか否かを検出することになる。

JKフリップフロップ52,53,54及び55,56,57及び58,59,60
及び61,62,63で構成される回路は前記論理積出力を入力
されて連続するキャラクタのカラクタ幅の変動が規定内
（±12.5％内）で４キャラクタ続くか否かを判定する判
定回路で、この各フリップフロップ52〜63は、フリップ
フロップ52〜54が前記デコーダ37の出力E₃に同期して動
作し、フリップフロップ55〜57が前記デコーダ37の出力
E₂に同期して動作し、フリップフロップ58〜60が前記デ
コーダ37の出力E₁同期して動作し、かつフリップフロッ
プ61〜63が前記デコーダ37の出力E₀に同期して動作する
ようになっている。

一般にUPC、JANコードと呼ばれるバーコードは第８図の
（ａ）に示す標準バージョンのものと第８図の（ｂ）に
示す短縮バージョンのものが知られているが、これらは
１キャラクタｘを７モジュールで表現している。なお、
１モジュールとはバー又はスペースを構成する最小寸法
を示している。従ってバーコードとその他の情報やノイ
ズを区別するにはこの規則性（１キャラクタ、すなわち
連続する４つのバー、スペースの長さが隣りのキャラク
タの長さとおおよそ等しい状態が４キャラクタ以上続
く）を調べればよいことになる。これを行なっているの
が前述した判定回路である。

例えばバーコードが第８図の（ｂ）に示す短縮バージョ
ンの場合を例にして考えると、第５図の（ａ）に示す２
値化信号が入力するとデコータ37からは第５図の
（ｂ）、（ｃ）、（ｄ）、（ｅ）で示すような出力E₀、
E₁、E₂、E₃が出力される。今フリップフロップ52〜54に
ついて考えるとフリップフロップ52は第５図の（ｆ）に
示すように出力E₃に同期して動作する。そしてフリップ
フロップ53はフリップフロップ52の出力に応動し第５図
の（ｇ）に示す信号を出力し、さらにフリップフロップ
54はフリップフロップ53の出力と各コンパレータ49,51
の論理積出力との論理積によって第５図の（ｈ）に示す
信号を出力する。すなわち、デコーダ37の出力E₃のの
時点では各コンパレータ49,51の論理積出力がハイレベ
ルの可能性もあるが、次のの時点ではマージン（７モ
ジュール）＋ガードバー（３モジュール）＞１キャラク
タ（７モジュール）となるので論理積出力がローレベル
となり、フリップフロップ52,53がクリアされる。さら
にの時点では現在のキャラクタ幅と以前のキャラクタ
幅が略等しくなるので、論理積出力がハイレベルとな
り、出力E₃の立上がりでフリップフロップ52がセットさ
れる。さらにの時点でも同じく現在のキャラクタ幅と
以前のキャラクタ幅が略等しくなるので、論理積出力が
ハイレベルとなり、出力E₃立上がりでフリップフロップ
52が反転してリセットされ、代わりにフリップフロップ
53がセットされる。さらにの時点においても同様とな
り、フリップフロップ52がセットされ、さらにフリップ
フロップ54がセットされる。さらにの時点においても
同様となり、フリップフロップ52がリセットしてフリッ
プフロップ53がリセットされる。

このようにしてフリップフロップ54は連続する４キャラ
クタのキャラクタ幅が略等しいときセットされオアゲー
ト64を介してアンドゲート65にセット信号を出力する。

前記ラッチ回路50はオアゲート64の出力の立上がりで28
/32乗算器47の出力をラッチする。すなわち、このラッ
チ回路50には判定された７モジュールのキャラクタ幅の
28/32、すなわち略６モジュールの幅のデータがラッチ
されることになる。そしてこのラッチ回路50のデータは
７ビットコンパレータ66にＢデータとして供給される。
前記コンパレータ66にはまだ前記ランレングスカウンタ
27のカウントデータがＡデータとして入力されている。
そしてこのコンパレータはＡ＞Ｂのとき、すなわちラン
レングスカウンタ27のデータの示す幅がラッチ回路50の
データの示す幅よりも大きくなったとき信号を前記アン
ロードゲート65に出力する。そしてこのタイミングでア
ンドゲート65からマイクロコンピュータ30にバーコード
検出信号が出力されそのマイクロコンピュータ30に割込
みをかける。このときFIFOレジスタ28には最後のバイト
にマージン相当のランレングスデータが入り、その前に
バーコード情報と判定されたデータが格納されているこ
とになる。

前記マイクロコンピュータ30はFIFOレジスタ28に格納さ
れているデータを読込むと第７図に示すバーコードの認
識処理を行なう。これは先ずマージン、ガードバーの位
置を検索する。続いて前半のバーコードについて１キャ
ラクタづつデコード処理を行い、センターバーを確認し
てからさらに後半のバーコードについて１キャラクタづ
つデコードする。そして最後に反対側にあるマージン、
ガードバーを検出すると続いてパリティチェックを行
い、さらにモジュラスチェックを行なう。この２つのチ
ェックにおいて異常があればエラーにする。またこの２
つのチェックがいずれもOKであればデコードしたデータ
を例えば商品販売データ処理部へ転送する。

このような構成の本実施例においては、バーコードパタ
ーン検出回路29において読み取った信号の２値化信号を
もとにランレングス処理され、さらにFIFOレジスタ28に
記憶された情報がバーコードの情報であるか否かを判定
し、バーコードの情報らしいと判定したときマイクロコ
ンピュータ30に割込みをかけてFIFOレジスタ28に記憶さ
れている情報を読み込ませる制御を行い、その後のバー
コード認識処理についてはマイクロコンピュータ30によ
るプログラム処理で行なっているので、高速処理が要求
される部分はバーコードパターン回路29のハード回路に
よって処理でき、マイクロコンピュータ30はバーコード
の認識処理のみでよいので充分に対処することができ
る。そしてデコードやアルゴリズムなど認識の論理を変
更したり、修正するときにはバーコードパターン検出回
路29は何等変更せずに使用でき、変更する部分はマイク
ロコンピュータ30のプログラムのみでよいので、ハード
回路を作り直す必要がなく変更作業がきわめて容易にで
きる。

またバーコードパターン検出回路29はパターン情報か否
かを検出するのみの回路構成を有すればよく、従来のよ
うにバーコードの認識処理やキャラクタのデコードを行
なう必要がないので、ハード回路の部分の構成を簡単化
できる。

なお、前記実施例においては、FIFOレジスタ及びマイク
ロコンピュータをそれぞれ１つずつ使用したものについ
て述べたが必ずしもこれに限定されるものではなく、例
えば第９図に示すように２個のFIFOレジスタ281,282と
マスターマイクロコンピュータ301、スレーブマイクロ
コンピュータ302を設け、マイクロコンピュータ301で切
換器71を制御して各レジスタ281,282に情報を交互に取
り込むようにすれば処理スピードの遅いマイクロコンピ
ュータを使用しても充分に対処することができる。な
お、この場合マスターマイクロコンピュータ301が読み
取りデータの編集などを行なうようになる。

なお、前記実施例においては、キャラクタ幅のカウント
にランレングスカウンタが使用するクロックCLKを1/4分
周したクロックCLK′を使用したが必ずしもこれに限定
されるものでないのは勿論である。

また前記実施例ではマルチプレクサを使用して各ラッチ
回路からのデータの選択を行なったが必ずしもこれに限
定されるものではなく、マルチプレクサを使用せず28/3
2乗算器、36/32乗算器及び７ビットコンパレータ49,51
を各出力E₀〜E₃に対応して個々に設けて構成しても同様
の機能をする回路は実現できるものである。

さらに前記実施例ではキャラクタ幅の変動の規定を±1
2.5％内としたがこの値は必ずしもこれに限定されるも
のではなく、条件に応じて任意に設定してよいものであ
る。

［発明の効果］以上詳述したようにこの発明によれば、バーコード情報
か否かの検出のみをハード処理で行い、バーコードの認
識処理はマイクロコンピュータによってソフト的に行
い、従って認識の論理の変更や修正があるとプログラム
変更のみで対処でき、認識の論理の変更や修正が比較的
容易にできるとともにハード部の論理回路構成が比較的
簡単にできるバーコード読取り装置を提供できるもので
ある。

【図面の簡単な説明】

第１図〜第８図はこの発明の一実施例を示すもので、第
１図は一部概略構成を含むブロック図、第２図は第１図
におけるバーコードパターン検出回路の具体回路構成を
示す回路図、第３図、第４図及び第５図は第２図の各部
の動作タイミングを示すタイミング波形図、第６図は第
２図の28/32乗算器の構成を示す図、第７図はマイクロ
コンピュータによるバーコード認識処理を示す流れ図、
第８図はバーコードの例を示すもので、（ａ）は標準バ
ージョンのバーコード図、（ｂ）は短縮バージョンのバ
ーコード図、第９図はこの発明の他の実施例を示すブロ
ック図、第10図及び第11図は従来例を示すブロック図で
ある。 22……レーザ光線、25……受光器、26……２値化回路、
27……ランレングスカウンタ、28……FIFOレジスタ、29
……バーコードパターン検出回路、30……マイクロコン
ピュータ、36……２ビットカウンタ、37……デコーダ、
38〜41……７ビットカウンタ、43〜46……７ビットラッ
チ回路、47……28/32乗算器、48……36/32乗算器、49,5
1……７ビットコンパレータ、50……７ビットラッチ回
路、52〜63……JKフリップフロップ、66……７ビットコ
ンパレータ。

Claims

【特許請求の範囲】

【請求項１】バーコード検出部と、このバーコード検出
部からの信号を処理して２値化信号を出力する２値化回
路と、この２値化回路からの２値化信号をランレングス
データに変換するランレングスカウンタと、このカウン
タ出力を記憶する１又は複数のシフトレジスタと、前記
２値化回路からの２値化信号及びランレングスカウンタ
からのデータを入力してバーコードパターンを検出する
バーコードパターン検出回路と、このバーコードパター
ン検出回路からのバーコード検出信号に応動して前記１
又は複数のシフトレジスタのデータを取込み、バーコー
ドの認識処理を行なう１又は複数のマイクロコンピュー
タとからなり、前記バーコードパターン検出回路は、２値化信号の変化
に応動して順次、かつバーコードの１キャラクタ周期で
カウント動作を行なう複数のカウンタと、この各カウン
タのデータをそれぞれラッチする複数のラッチ回路と、
この各ラッチ回路出力と前記各カウンタ出力に応動して
キャラクタ幅の変動を検出するキャラクタ幅変動検出回
路と、この検出回路出力に応動してキャラクタ幅の変動
が規定内で連続していることを判定する判定回路と、こ
の判定回路が連続を判定したとき、そのときの１キャラ
クタ分のデータに、キャラクタ幅の変動の規定内下限値
を決める一定値を乗じたデータを保持するデータ保持回
路と、このデータ保持回路に保持されたデータと前記ラ
ンレングスカウンタのデータとを比較し、カウンタのデ
ータが保持回路のデータより大きくなったときバーコー
ド検出信号を出力する比較出力回路とで構成したことを
特徴とするバーコード読取り装置。