JPH0712055B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0712055B2 JPH0712055B2 JP62274730A JP27473087A JPH0712055B2 JP H0712055 B2 JPH0712055 B2 JP H0712055B2 JP 62274730 A JP62274730 A JP 62274730A JP 27473087 A JP27473087 A JP 27473087A JP H0712055 B2 JPH0712055 B2 JP H0712055B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- buried layer
- semiconductor device
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 230000007547 defect Effects 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に選択エピタ
キシャル成長技術を用いて形成したエピタキシャル領域
内に能動素子を形成する半導体装置に関する。
キシャル成長技術を用いて形成したエピタキシャル領域
内に能動素子を形成する半導体装置に関する。
従来、この種の半導体装置においては、成長させるエピ
タキシャル領域に高濃度埋込領域を必要とする場合に
は、この埋込領域を囲むようにして開孔部を形成した上
で、この開孔内に選択エピタキシャル層を成長させる方
法がとられている。
タキシャル領域に高濃度埋込領域を必要とする場合に
は、この埋込領域を囲むようにして開孔部を形成した上
で、この開孔内に選択エピタキシャル層を成長させる方
法がとられている。
例えば、第４図（ａ）乃至（ｃ）はその一例を工程順に
示す断面図である。
示す断面図である。
即ち、第４図（ａ）はシリコン基板１上に砒素の埋込層
２を形成し、950℃の高圧酸化により酸化膜３を形成し
た状態を示している。ここで、砒素埋込層２は濃度10cm
-3深さ1.5μｍであるが、埋込層の無い所で酸化膜が1.5
μｍになるように酸化を行うと、埋込層上での酸化膜厚
は1.75μｍとなる。このとき、埋込層上の酸化膜は周囲
から約1350Å盛り上がり、かつ埋込層中に周囲より約11
50Å食い込んで段差が発生される。
２を形成し、950℃の高圧酸化により酸化膜３を形成し
た状態を示している。ここで、砒素埋込層２は濃度10cm
-3深さ1.5μｍであるが、埋込層の無い所で酸化膜が1.5
μｍになるように酸化を行うと、埋込層上での酸化膜厚
は1.75μｍとなる。このとき、埋込層上の酸化膜は周囲
から約1350Å盛り上がり、かつ埋込層中に周囲より約11
50Å食い込んで段差が発生される。
次に、第４図（ｂ）のように反応性イオンエッチング
（RIE）技術を用いて酸化膜３を選択エッチングし、埋
込領域２を囲む形で選択エピタキシャル層を形成するた
めの領域を開孔する。
（RIE）技術を用いて酸化膜３を選択エッチングし、埋
込領域２を囲む形で選択エピタキシャル層を形成するた
めの領域を開孔する。
次いで、露出したシリコン基板の表面を適切な方法で清
浄にした後、第４図（ｃ）のように選択エピタキシャル
層４を成長する。この選択エピタキシャル成長は、シリ
コンと酸化シリコンの領域を有する基板にエピタキシャ
ル層を形成するとき、SiH4系のガスとHClの流量比を適
切に選ぶことにより、酸化シリコン表面にはシリコン層
を成長させないでシリコン表面だけシリコンのエピタキ
シャル層を成長させようとする技術で、その代表的な成
長条件は、温度950℃，圧力50Torr,SiHCl2の流量300SCC
M HClの流量1100SCCM,H2の流量170SCMである。成長速度
は約0.1μm/minなので、15分成長することにより、選択
エピタキシャル層の表面と酸化膜の表面を一致させるこ
とができる。
浄にした後、第４図（ｃ）のように選択エピタキシャル
層４を成長する。この選択エピタキシャル成長は、シリ
コンと酸化シリコンの領域を有する基板にエピタキシャ
ル層を形成するとき、SiH4系のガスとHClの流量比を適
切に選ぶことにより、酸化シリコン表面にはシリコン層
を成長させないでシリコン表面だけシリコンのエピタキ
シャル層を成長させようとする技術で、その代表的な成
長条件は、温度950℃，圧力50Torr,SiHCl2の流量300SCC
M HClの流量1100SCCM,H2の流量170SCMである。成長速度
は約0.1μm/minなので、15分成長することにより、選択
エピタキシャル層の表面と酸化膜の表面を一致させるこ
とができる。
しかしながら、上述した従来の構造では、シリコンエピ
タキシャル成長領域内に存在する砒素埋込層２の境界箇
所には酸化膜３の形成時に生じた1150Åの段差があるた
め、選択エピタキシャル成長を行うと、第４図（ｃ）の
ように埋込段上のエピタキシャル表面に欠陥Ｘが生じ
る。この欠陥によりエピタキシャル層に形成される素子
の特性不良が発生し、半導体装置の製造歩留りが低下さ
れるという問題がある。第６図はこの欠陥の発生の様子
を示す表面顕微鏡観察図である。
タキシャル成長領域内に存在する砒素埋込層２の境界箇
所には酸化膜３の形成時に生じた1150Åの段差があるた
め、選択エピタキシャル成長を行うと、第４図（ｃ）の
ように埋込段上のエピタキシャル表面に欠陥Ｘが生じ
る。この欠陥によりエピタキシャル層に形成される素子
の特性不良が発生し、半導体装置の製造歩留りが低下さ
れるという問題がある。第６図はこの欠陥の発生の様子
を示す表面顕微鏡観察図である。
本発明は欠陥を生じることなくエピタキシャル層を成長
することが可能な半導体装置の製造方法を提供すること
を目的としている。
することが可能な半導体装置の製造方法を提供すること
を目的としている。
本発明の半導体装置の製造方法は、埋込層を有する半導
体基板の表面に熱酸化して酸化膜を形成し、この酸化膜
を埋込層の領域内でしかも酸化膜によって生じる埋込層
表面の段差の範囲内で開孔して埋込層の表面を露呈さ
せ、更に開孔内の埋込層の露呈された表面に選択エピタ
キシャル成長法によりエピタキシャル層を成長する工程
を含んでいる。
体基板の表面に熱酸化して酸化膜を形成し、この酸化膜
を埋込層の領域内でしかも酸化膜によって生じる埋込層
表面の段差の範囲内で開孔して埋込層の表面を露呈さ
せ、更に開孔内の埋込層の露呈された表面に選択エピタ
キシャル成長法によりエピタキシャル層を成長する工程
を含んでいる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、その製造方
法を第２図（ａ）及び（ｂ）に示している。
法を第２図（ａ）及び（ｂ）に示している。
第１図に示すように、この半導体装置はシリコン基板１
に砒素埋込層２を形成し、この上にＮ型エピタキシャル
層４を成長しかつその周囲を酸化膜３で包囲した構成と
している。このエピタキシャル層４内には図外の素子が
形成される。また、ここではエピタキシャル層４は埋込
層２よりも平面寸法を小さくし、埋込層２の領域内にの
み成長されるように構成している。
に砒素埋込層２を形成し、この上にＮ型エピタキシャル
層４を成長しかつその周囲を酸化膜３で包囲した構成と
している。このエピタキシャル層４内には図外の素子が
形成される。また、ここではエピタキシャル層４は埋込
層２よりも平面寸法を小さくし、埋込層２の領域内にの
み成長されるように構成している。
先ず、第２図（ａ）はシリコン基板１の表面に砒素埋込
層２を形成し、この埋込層上に1.75μｍの酸化膜３を形
成した状態を示している。埋込層２の周辺に酸化膜の食
い込みによる1150Åの段差がシリコン表面に見られる。
層２を形成し、この埋込層上に1.75μｍの酸化膜３を形
成した状態を示している。埋込層２の周辺に酸化膜の食
い込みによる1150Åの段差がシリコン表面に見られる。
そして、この酸化膜３に対してRIE法により選択エッチ
ングを行ってエピタキシャル成長のための開孔部を開設
するが、このとき開孔部は第２図（ｂ）に示すように、
前記埋込層２よりも小さくなるようにする。換言すれば
埋込層２の領域内に開孔部が開設されるように選択エッ
チングを行う。
ングを行ってエピタキシャル成長のための開孔部を開設
するが、このとき開孔部は第２図（ｂ）に示すように、
前記埋込層２よりも小さくなるようにする。換言すれば
埋込層２の領域内に開孔部が開設されるように選択エッ
チングを行う。
しかる上で、この開孔部内に選択エピタキシャル成長を
行い、エピタキシャル層４を形成することにより、第１
図の構成が完成される。
行い、エピタキシャル層４を形成することにより、第１
図の構成が完成される。
この構成によれば、埋込層２を形成したことにより酸化
膜３形成時に埋込層２に生じる段差がエピタキシャル層
４の領域内に入ることがない。このため、エピタキシャ
ル成長時に欠陥が生じることがなく、エピタキシャル層
４内に形成する素子の特性不良の発生を防止し、半導体
装置の歩留りを向上できる。
膜３形成時に埋込層２に生じる段差がエピタキシャル層
４の領域内に入ることがない。このため、エピタキシャ
ル成長時に欠陥が生じることがなく、エピタキシャル層
４内に形成する素子の特性不良の発生を防止し、半導体
装置の歩留りを向上できる。
第３図は本発明を応用した例の縦断面図である。ここで
は同一砒素埋込層２上に複数個のＮ型シリコン選択エピ
タキシャル領域4a,4b,〜4nを有する例を示しており、全
ての選択エピタキシャル領域4a,4b,〜4nが砒素埋込層２
の領域内に位置するため、各選択エピタキシャル層4a,4
b,〜4nに欠陥が発生することはない。第５図はこの例の
表面顕微鏡観察図であり、欠陥が生じていないことが判
る。
は同一砒素埋込層２上に複数個のＮ型シリコン選択エピ
タキシャル領域4a,4b,〜4nを有する例を示しており、全
ての選択エピタキシャル領域4a,4b,〜4nが砒素埋込層２
の領域内に位置するため、各選択エピタキシャル層4a,4
b,〜4nに欠陥が発生することはない。第５図はこの例の
表面顕微鏡観察図であり、欠陥が生じていないことが判
る。
なお、本発明は高濃度ボロン埋込層の上にＰ型選択エピ
タキシャル層を形成する構成においても同様に適用する
ことができる。
タキシャル層を形成する構成においても同様に適用する
ことができる。
以上説明したように本発明は、半導体基板に形成した酸
化膜を埋込層の領域内で開孔してエピタキシャル層を形
成した工程を含んでいるので、酸化膜を熱酸化法で形成
することで埋込層に段差が生じるようなことがあって
も、選択エピタキシャル領域内に埋込層の段差が存在す
ることはなく、欠陥ないエピタキシャル層を形成して素
子の特性不良を防止でき、かつ半導体装置の製造歩留り
を向上できるという効果がある。
化膜を埋込層の領域内で開孔してエピタキシャル層を形
成した工程を含んでいるので、酸化膜を熱酸化法で形成
することで埋込層に段差が生じるようなことがあって
も、選択エピタキシャル領域内に埋込層の段差が存在す
ることはなく、欠陥ないエピタキシャル層を形成して素
子の特性不良を防止でき、かつ半導体装置の製造歩留り
を向上できるという効果がある。
第１図は本発明にかかる半導体装置の一実施例の断面
図、第２図（ａ）及び（ｂ）はその製造方法を工程順に
示す断面図、第３図は本発明の他の実施例の断面図、第
４図（ａ）乃至（ｃ）は従来構造を製造工程順に示す断
面図、第５図は本発明の半導体装置の顕微鏡観察図、第
６図は従来の半導体装置の顕微鏡観察図である。 １……シリコン基板、２……埋込層、３……酸化膜、4,
4a,4b,〜4n……エピタキシャル層。
図、第２図（ａ）及び（ｂ）はその製造方法を工程順に
示す断面図、第３図は本発明の他の実施例の断面図、第
４図（ａ）乃至（ｃ）は従来構造を製造工程順に示す断
面図、第５図は本発明の半導体装置の顕微鏡観察図、第
６図は従来の半導体装置の顕微鏡観察図である。 １……シリコン基板、２……埋込層、３……酸化膜、4,
4a,4b,〜4n……エピタキシャル層。
Claims (1)
- 【請求項１】埋込層を有する半導体基板の表面に酸化膜
を有し、この酸化膜には前記埋込層上に開孔を有し、こ
の開孔内にエピタキシャル層が形成されてなる半導体装
置の製造方法において、前記酸化膜を前記半導体基板の
表面を熱酸化して形成する工程と、前記酸化膜を前記埋
込層の領域内でしかも前記酸化膜によって生じる埋込層
表面の段差の範囲内で開孔して前記埋込層の表面を露呈
させる工程と、前記開孔内の前記埋込層の露呈された表
面に選択エピタキシャル成長法によりエピタキシャル層
を成長する工程を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274730A JPH0712055B2 (ja) | 1987-10-31 | 1987-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274730A JPH0712055B2 (ja) | 1987-10-31 | 1987-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119038A JPH01119038A (ja) | 1989-05-11 |
| JPH0712055B2 true JPH0712055B2 (ja) | 1995-02-08 |
Family
ID=17545776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274730A Expired - Lifetime JPH0712055B2 (ja) | 1987-10-31 | 1987-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712055B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453396A (en) * | 1994-05-31 | 1995-09-26 | Micron Technology, Inc. | Sub-micron diffusion area isolation with SI-SEG for a DRAM array |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115489A (ja) * | 1974-07-29 | 1976-02-06 | Hitachi Ltd | |
| JPS51112277A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Semiconductor device and its production method |
-
1987
- 1987-10-31 JP JP62274730A patent/JPH0712055B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119038A (ja) | 1989-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6016420A (ja) | 選択的エピタキシヤル成長方法 | |
| JPH0240923A (ja) | バイポーラ・トランジスタの製造方法 | |
| US5926721A (en) | Isolation method for semiconductor device using selective epitaxial growth | |
| US4810668A (en) | Semiconductor device element-isolation by oxidation of polysilicon in trench | |
| JPH0712055B2 (ja) | 半導体装置の製造方法 | |
| JPS59108325A (ja) | 半導体装置の製造方法 | |
| JPS60193324A (ja) | 半導体基板の製造方法 | |
| JPS60144949A (ja) | 半導体装置の製造方法 | |
| JPS5893252A (ja) | 半導体装置及びその製造方法 | |
| JPH0258248A (ja) | 半導体装置の製造方法 | |
| JP2707641B2 (ja) | 半導体装置 | |
| JP2527016B2 (ja) | 半導体膜の製造方法 | |
| JP2782737B2 (ja) | 半導体装置の製造方法 | |
| JPH02267963A (ja) | 半導体記憶装置の製造方法 | |
| JP2527015B2 (ja) | 半導体膜の製造方法 | |
| JP2812282B2 (ja) | 半導体装置の製造方法 | |
| JPH0669024B2 (ja) | 半導体装置の製造方法 | |
| JP3001340B2 (ja) | バイポーラ集積回路の製造方法 | |
| JP3340279B2 (ja) | 半導体装置およびその製造方法 | |
| JP2828127B2 (ja) | 選択多結晶シリコン膜成長法 | |
| JP3186289B2 (ja) | 半導体装置の製造方法 | |
| JPH05267321A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPS6074640A (ja) | 半導体装置の製造方法 | |
| JPH0831468B2 (ja) | 半導体装置の製造方法 | |
| JPH03270020A (ja) | 半導体装置の製造方法 |