JPH07120664B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07120664B2 JPH07120664B2 JP62179343A JP17934387A JPH07120664B2 JP H07120664 B2 JPH07120664 B2 JP H07120664B2 JP 62179343 A JP62179343 A JP 62179343A JP 17934387 A JP17934387 A JP 17934387A JP H07120664 B2 JPH07120664 B2 JP H07120664B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- emitter
- base
- implantation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、エミッタサイズの縮小を可能にした半導体
装置を得ることができる製造方法に関するものである。
装置を得ることができる製造方法に関するものである。
第３図はダミーエミッタを用いたセルフアライン構造に
よる従来のHBTの構造を示す断面図である。
よる従来のHBTの構造を示す断面図である。
この図において、21はn+−GaAsからなるエミッタ電極オ
ーミック用のコンタクト層、22はｎ−GaAsからなるキャ
ップ層、23はｎ−AlGaAsからなるエミッタ層、24はp+−
GaAsからなるベース層、25はn-−GaAsからなるコレクタ
層、26はn+−GaAsからなるサブコレクタ層、27はエミッ
タ電極、28はベース電極、29は前記ベース電極28と前記
エミッタ電極27を絶縁するためのSiO2膜、30はベース領
域に前記ベース電極28をコンタクトするためのBe+注入
領域である。
ーミック用のコンタクト層、22はｎ−GaAsからなるキャ
ップ層、23はｎ−AlGaAsからなるエミッタ層、24はp+−
GaAsからなるベース層、25はn-−GaAsからなるコレクタ
層、26はn+−GaAsからなるサブコレクタ層、27はエミッ
タ電極、28はベース電極、29は前記ベース電極28と前記
エミッタ電極27を絶縁するためのSiO2膜、30はベース領
域に前記ベース電極28をコンタクトするためのBe+注入
領域である。
次に製造工程について簡単に説明する。
まず、サブコレクタ層26上にコレクタ層25,ベース層24,
エミッタ層23,キャップ層22,コンタクト層21をエピタキ
シャル成長させた後、ベース領域にベース電極28をコン
タクトするために、コンタクト層21およびキャップ層22
のエッチングを行う。
エミッタ層23,キャップ層22,コンタクト層21をエピタキ
シャル成長させた後、ベース領域にベース電極28をコン
タクトするために、コンタクト層21およびキャップ層22
のエッチングを行う。
その後、ダミーエミッタをマスクとしてBe+のイオン注
入を行ってエミッタ層23からベース層24に達するBe+注
入領域30を形成する。これにより、Be+注入領域30内の
エミッタ層23はｐ型に反転する。
入を行ってエミッタ層23からベース層24に達するBe+注
入領域30を形成する。これにより、Be+注入領域30内の
エミッタ層23はｐ型に反転する。
次に、Be+注入領域30上にSiO2膜29を形成した後、SiO2
膜29をマスクとしてエミッタ電極27およびベース電極28
を形成する。
膜29をマスクとしてエミッタ電極27およびベース電極28
を形成する。
すなわち、このようにして製造された従来のHBTでは、B
e+注入領域30が自己整合的に形成されており、ベース抵
抗値が低く、優れた特性が得られる。
e+注入領域30が自己整合的に形成されており、ベース抵
抗値が低く、優れた特性が得られる。
上記のような従来のHBTでは、その製造工程においてBe+
注入領域30を形成する際にコンタクト層21およびキャッ
プ層22の一部をエッチングにより除去する必要があり、
ウェット等のエッチングではサイドエッチやばらつき等
によってエミッタサイズの縮小ができないうえ、エミッ
タサイズがばらつく等の問題点があった。また、完全な
プレーナ構造とすることができず、IC化に際の不利であ
るという問題点もあった。
注入領域30を形成する際にコンタクト層21およびキャッ
プ層22の一部をエッチングにより除去する必要があり、
ウェット等のエッチングではサイドエッチやばらつき等
によってエミッタサイズの縮小ができないうえ、エミッ
タサイズがばらつく等の問題点があった。また、完全な
プレーナ構造とすることができず、IC化に際の不利であ
るという問題点もあった。
この発明は、かかる問題点を解決するためになされたも
ので、エミッタサイズの縮小およびエミッタ・ベース間
のホモ接合容量の低減が可能なうえ、IC化の際に有利で
ある半導体装置を得ることを目的とする。
ので、エミッタサイズの縮小およびエミッタ・ベース間
のホモ接合容量の低減が可能なうえ、IC化の際に有利で
ある半導体装置を得ることを目的とする。
この発明にかかる半導体装置の製造方法は、コレクタ
層、ベース層、エミッタ層、コンタクト層、この順序で
形成し、次にコンタクト層上にレジストパターンを形成
し、レジストパターンをマスクとして、イオン注入によ
り、アンドープ領域を除いて、コンタクト層からベース
層内に達する、第２導電型の第１注入領域を形成し、次
にレジストパターンをマスクとして第１の注入領域の上
に酸化膜を形成してからレジストパターンを除去し、次
に酸化膜及びコンタクト層上に膜を形成し、次にこの膜
のみの選択的エッチングを行って、レジストパターンが
除かれた後の酸化膜の内側の側壁部のみにサイドウォー
ルを形成することにより、第１注入領域の外部ベース領
域と第２注入領域のエミッタ領域との間にアンドープ領
域を形成し、次にこのサイドウォール及び酸化膜をマス
クとして、第１注入領域によって囲まれた前記アンドー
プ領域の半導体層上からのイオン注入により、コンタク
ト層上からベース層に達する、第１導電型の第２注入領
域を、第１注入領域と離間して形成し、その後、第１注
入領域上にベース電極と、第２注入領域上にエミッタ電
極を形成するようにしたものである。
層、ベース層、エミッタ層、コンタクト層、この順序で
形成し、次にコンタクト層上にレジストパターンを形成
し、レジストパターンをマスクとして、イオン注入によ
り、アンドープ領域を除いて、コンタクト層からベース
層内に達する、第２導電型の第１注入領域を形成し、次
にレジストパターンをマスクとして第１の注入領域の上
に酸化膜を形成してからレジストパターンを除去し、次
に酸化膜及びコンタクト層上に膜を形成し、次にこの膜
のみの選択的エッチングを行って、レジストパターンが
除かれた後の酸化膜の内側の側壁部のみにサイドウォー
ルを形成することにより、第１注入領域の外部ベース領
域と第２注入領域のエミッタ領域との間にアンドープ領
域を形成し、次にこのサイドウォール及び酸化膜をマス
クとして、第１注入領域によって囲まれた前記アンドー
プ領域の半導体層上からのイオン注入により、コンタク
ト層上からベース層に達する、第１導電型の第２注入領
域を、第１注入領域と離間して形成し、その後、第１注
入領域上にベース電極と、第２注入領域上にエミッタ電
極を形成するようにしたものである。
この発明においては、ベース領域の半導体層から注入さ
れる電流によって、第２注入領域とコレクタ領域の半導
体層間を流れる電流が制御されるが、第１注入領域と第
２注入領域間に存在するアンドープの半導体層およびア
ンドープのエミッタ層によってベース電極とエミッタ電
極間の接合容量が小さい。
れる電流によって、第２注入領域とコレクタ領域の半導
体層間を流れる電流が制御されるが、第１注入領域と第
２注入領域間に存在するアンドープの半導体層およびア
ンドープのエミッタ層によってベース電極とエミッタ電
極間の接合容量が小さい。
第１図はこの発明の半導体装置の一実施例の構造を示す
断面図である。
断面図である。
この図において、１はアンドープの半導体層としてのア
ンドープのGaAsからなるコンタクト層、２はエミッタ領
域の半導体層としてのアンドープのAlGaAsからなるエミ
ッタ層、３はベース領域の半導体層としてのp+−GaAsか
らなるベース層、4,5はそれぞれコレクタ領域の半導体
層としてのn-−GaAsからなるコレクタ層およびn+−GaAs
からなるサブコレクタ層、６はエミッタ電極、７はベー
ス電極、８はSiO2膜、９はベース領域に前記ベース電極
７をコンタクトするための第１注入領域としてのBe+注
入領域、10はエミッタ領域に前記エミッタ電極６をコン
タクトするための第２注入領域としてのSi+注入領域
で、11はSi3N4膜によるサイドウォールである。
ンドープのGaAsからなるコンタクト層、２はエミッタ領
域の半導体層としてのアンドープのAlGaAsからなるエミ
ッタ層、３はベース領域の半導体層としてのp+−GaAsか
らなるベース層、4,5はそれぞれコレクタ領域の半導体
層としてのn-−GaAsからなるコレクタ層およびn+−GaAs
からなるサブコレクタ層、６はエミッタ電極、７はベー
ス電極、８はSiO2膜、９はベース領域に前記ベース電極
７をコンタクトするための第１注入領域としてのBe+注
入領域、10はエミッタ領域に前記エミッタ電極６をコン
タクトするための第２注入領域としてのSi+注入領域
で、11はSi3N4膜によるサイドウォールである。
第２図（ａ）〜（ｃ）はこの発明の半導体装置を得るた
めの製造方法の一実施例を説明するための図である。
めの製造方法の一実施例を説明するための図である。
これらの図において、第１図と同一符号は同一部分を示
し、12はレジストパターンである。
し、12はレジストパターンである。
次に製造工程について説明する。
まず、サブコレクタ層５上にコレクタ層4,ベース層3,エ
ミッタ層2,コンタクト層１を成長させた後、コンタクト
層１上の後に形成されるBe+注入領域９を形成する際の
マスクとなる領域に写真製版によりレジストパターン12
を形成する。その後、レジストパターン12をマスクとし
て、一部領域を挾むようにBe+のイオン注入を行ってコ
ンタクト層１上からベース層３内に達するBe+注入領域
９を形成する（第２図（ａ））。
ミッタ層2,コンタクト層１を成長させた後、コンタクト
層１上の後に形成されるBe+注入領域９を形成する際の
マスクとなる領域に写真製版によりレジストパターン12
を形成する。その後、レジストパターン12をマスクとし
て、一部領域を挾むようにBe+のイオン注入を行ってコ
ンタクト層１上からベース層３内に達するBe+注入領域
９を形成する（第２図（ａ））。
次に、レジストパターン12をマスクとして、Be+注入領
域９上にSiO2膜８を形成した後、レジストパターン12を
除去する。その後、SiO2膜８上およびコンタクト層１上
にSi3N4膜を形成した後、Si3N4膜のみの選択的なエッチ
ングを行ってSiO2膜８の内側の側壁部のみにSi3N4膜の
サイドウォール11を形成する（第２図（ｂ））。
域９上にSiO2膜８を形成した後、レジストパターン12を
除去する。その後、SiO2膜８上およびコンタクト層１上
にSi3N4膜を形成した後、Si3N4膜のみの選択的なエッチ
ングを行ってSiO2膜８の内側の側壁部のみにSi3N4膜の
サイドウォール11を形成する（第２図（ｂ））。
次に、SiO2膜８およびサイドウォール11をマスクとし
て、Si+のイオン注入を行って、Be+注入領域９によって
挟まれたコンタクト層１上からベース層３に達するSi+
注入領域10をBe+注入領域９と離間して形成する。この
時、Si+注入領域10内のコンタクト層１およびエミッタ
層２の導電形はそれぞれn+形,n形になる。また、Si+は
ベース層３を通過してコレクタ層４まで達するが、ベー
ス層３は濃度が高いためp+形を保つことができる（第２
図（ｃ））。
て、Si+のイオン注入を行って、Be+注入領域９によって
挟まれたコンタクト層１上からベース層３に達するSi+
注入領域10をBe+注入領域９と離間して形成する。この
時、Si+注入領域10内のコンタクト層１およびエミッタ
層２の導電形はそれぞれn+形,n形になる。また、Si+は
ベース層３を通過してコレクタ層４まで達するが、ベー
ス層３は濃度が高いためp+形を保つことができる（第２
図（ｃ））。
なお、Be+およびSi+の注入は、コンタクト抵抗値の低減
化のため、コンタクト層１が高濃度になるまで注入する
必要がある。
化のため、コンタクト層１が高濃度になるまで注入する
必要がある。
この後、ランプアニールにより、Be+注入領域９およびS
i+注入領域10を同時に活性化し、エミッタ電極６および
ベース電極７を蒸着リフトオフ法により形成すれば第１
図に示した構造のHBTが完成する。
i+注入領域10を同時に活性化し、エミッタ電極６および
ベース電極７を蒸着リフトオフ法により形成すれば第１
図に示した構造のHBTが完成する。
すなわち、この発明のHBTでは、エミッタサイズをイオ
ン注入によって形成されたSi+注入領域10の幅で規定で
きるので、エミッタサイズの縮小化が容易である。ま
た、コンタクト層等のエッチング工程を採用することな
く製造できるので、従来のものにあったエッチング工程
でのサイドエッチやばらつきが問題とならず、安定にエ
ミッタサイズの縮小を行うことができる。また、ベース
・エミッタ間のホモ接合容量も低減でき、動作特性（特
に高速動作）が向上する。
ン注入によって形成されたSi+注入領域10の幅で規定で
きるので、エミッタサイズの縮小化が容易である。ま
た、コンタクト層等のエッチング工程を採用することな
く製造できるので、従来のものにあったエッチング工程
でのサイドエッチやばらつきが問題とならず、安定にエ
ミッタサイズの縮小を行うことができる。また、ベース
・エミッタ間のホモ接合容量も低減でき、動作特性（特
に高速動作）が向上する。
さらに、完全なプレーナ構造を実現できるので、表面の
凹凸が少なくなる。
凹凸が少なくなる。
なお、上記実施例ではGaAs系のHBTについて述べたが、
この発明は他の半導体材料系、例えばInP系のHBTにも適
用でき、同様の効果が得られる。
この発明は他の半導体材料系、例えばInP系のHBTにも適
用でき、同様の効果が得られる。
また、ドーパントとして、Si+とBe+を用いたが、他のド
ーパントを用いてもよい。
ーパントを用いてもよい。
この発明は以上説明したとおり、コレクタ層、ベース
層、エミッタ層、コンタクト層を、この順序で形成し、
次に前記コンタクト層上にレジストパターンを形成し、
レジストパターンをマスクとして、イオン注入により、
アンドープ領域を除いて、コンタクト層からベース層内
に達する、第２導電型の第１注入領域を形成し、次にレ
ジストパターンをマスクとして第１の注入領域の上に酸
化膜を形成してからレジストパターンを除去し、次に酸
化膜及びコンタクト層上に膜を形成することにより、第
１注入領域の外部ベース領域と第２注入領域のエミッタ
領域との間にアンドープ領域を形成し、次にこの膜のみ
の選択的エッチングを行って、レジストパターンが除か
れた後の酸化膜の内側の側壁部のみにサイドウォールを
形成し、次にこのサイドウォール及び酸化膜をマスクと
して、第１注入領域によって囲まれたアンドープ領域の
半導体層上からのイオン注入により、コンタクト層上か
らベース層に達する、第１導電型の第２注入領域を、第
１注入領域と離間して形成し、その後、第１注入領域上
にベース電極と、第２注入領域上にエミッタ電極を形成
するようにしたので、エミッタサイズの縮小およびエミ
ッタ・ベース間のホモ容量の低減ができ、ベース抵抗の
低減ができる半導体装置の実現化が可能になる。
層、エミッタ層、コンタクト層を、この順序で形成し、
次に前記コンタクト層上にレジストパターンを形成し、
レジストパターンをマスクとして、イオン注入により、
アンドープ領域を除いて、コンタクト層からベース層内
に達する、第２導電型の第１注入領域を形成し、次にレ
ジストパターンをマスクとして第１の注入領域の上に酸
化膜を形成してからレジストパターンを除去し、次に酸
化膜及びコンタクト層上に膜を形成することにより、第
１注入領域の外部ベース領域と第２注入領域のエミッタ
領域との間にアンドープ領域を形成し、次にこの膜のみ
の選択的エッチングを行って、レジストパターンが除か
れた後の酸化膜の内側の側壁部のみにサイドウォールを
形成し、次にこのサイドウォール及び酸化膜をマスクと
して、第１注入領域によって囲まれたアンドープ領域の
半導体層上からのイオン注入により、コンタクト層上か
らベース層に達する、第１導電型の第２注入領域を、第
１注入領域と離間して形成し、その後、第１注入領域上
にベース電極と、第２注入領域上にエミッタ電極を形成
するようにしたので、エミッタサイズの縮小およびエミ
ッタ・ベース間のホモ容量の低減ができ、ベース抵抗の
低減ができる半導体装置の実現化が可能になる。
第１図はこの発明の半導体装置の一実施例の構造を示す
断面図、第２図はこの発明の半導体装置を得るための製
造方法の一実施例を説明するための図、第３図は従来の
半導体装置の一例の構造を示す断面図である。 図において、１はコンタクト層、２はエミッタ層、３は
ベース層、４はコレクタ層、５はサブコレクタ層、６は
エミッタ電極、７はベース電極、８はSiO2膜、９はBe+
注入領域、10はSi+注入領域、11はサイドウォール、12
はレジストパターンである。 なお、各図中の同一符号は同一または相当部分を示す。
断面図、第２図はこの発明の半導体装置を得るための製
造方法の一実施例を説明するための図、第３図は従来の
半導体装置の一例の構造を示す断面図である。 図において、１はコンタクト層、２はエミッタ層、３は
ベース層、４はコレクタ層、５はサブコレクタ層、６は
エミッタ電極、７はベース電極、８はSiO2膜、９はBe+
注入領域、10はSi+注入領域、11はサイドウォール、12
はレジストパターンである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】コレクタ層、ベース層、エミッタ層、コン
タクト層を、この順序で形成し、次に前記コンタクト層
上にレジストパターンを形成し、前記レジストパターン
をマスクとして、イオン注入により、アンドープ領域を
除いて、前記コンタクト層からベース層内に達する、第
２導電型の第１注入領域を形成し、次に前記レジストパ
ターンをマスクとして前記第１の注入領域の上に酸化膜
を形成してから前記レジストパターンを除去し、次に前
記酸化膜及びコンタクト層上に膜を形成し、次にこの膜
のみの選択的エッチングを行って、前記レジストパター
ンが除かれた後の酸化膜の内側の側壁部のみにサイドウ
ォールを形成し、次にこのサイドウォール及び前記酸化
膜をマスクとして、前記第１注入領域によって囲まれた
前記アンドープ領域の半導体層上からのイオン注入によ
り、前記コンタクト層上からベース層に達する、第１導
電型の第２注入領域を、前記第１注入領域と離間して形
成することにより、前記第１注入領域の外部ベース領域
と前記第２注入領域のエミッタ領域との間にアンドープ
領域を形成し、その後、第１注入領域上にベース電極
と、第２注入領域上にエミッタ電極を形成するようにし
た半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179343A JPH07120664B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置の製造方法 |
| US07/217,292 US4967254A (en) | 1987-07-16 | 1988-07-11 | Semiconductor device |
| US07/573,698 US5063167A (en) | 1987-07-16 | 1990-08-28 | Method of producing a bipolar transistor with spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179343A JPH07120664B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421962A JPS6421962A (en) | 1989-01-25 |
| JPH07120664B2 true JPH07120664B2 (ja) | 1995-12-20 |
Family
ID=16064181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62179343A Expired - Lifetime JPH07120664B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120664B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198770A (ja) * | 1985-02-28 | 1986-09-03 | Sony Corp | 化合物半導体装置の製法 |
| JPS61276261A (ja) * | 1985-05-30 | 1986-12-06 | Fujitsu Ltd | 高速バイポ−ラトランジスタの製造方法 |
| US4672414A (en) * | 1985-06-28 | 1987-06-09 | Texas Instruments Incorporated | Planar heterojunction bipolar device and method |
| JPS6246565A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Denshi Ltd | 半導体装置の製造方法 |
| JPH0666319B2 (ja) * | 1985-09-18 | 1994-08-24 | 富士通株式会社 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
-
1987
- 1987-07-16 JP JP62179343A patent/JPH07120664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421962A (en) | 1989-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5166081A (en) | Method of producing a bipolar transistor | |
| JPH0571173B2 (ja) | ||
| EP0184016A1 (en) | Heterojunction bipolar transistor | |
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JPH0797589B2 (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| US5147775A (en) | Method of fabricating a high-frequency bipolar transistor | |
| US5098853A (en) | Self-aligned, planar heterojunction bipolar transistor and method of forming the same | |
| US4967254A (en) | Semiconductor device | |
| US5434091A (en) | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain | |
| US5242843A (en) | Method for making a heterojunction bipolar transistor with improved high frequency response | |
| US6503808B1 (en) | Lateral bipolar transistor and method for producing the same | |
| JPH04132230A (ja) | ヘテロバイポーラトランジスタの製造方法 | |
| US5159423A (en) | Self-aligned, planar heterojunction bipolar transistor | |
| US5070028A (en) | Method for manufacturing bipolar transistors having extremely reduced base-collection capacitance | |
| JPH0845958A (ja) | ヘテロ接合バイポーラトランジスタのベース−コレクタ接合の寄生キャパシタンス減少方法 | |
| JPH07120664B2 (ja) | 半導体装置の製造方法 | |
| JPH07120665B2 (ja) | 半導体装置 | |
| JP2526626B2 (ja) | ヘテロ接合バイポ―ラ・トランジスタおよびその製造方法 | |
| JP2000349090A (ja) | バイポーラトランジスタ、およびその製造方法 | |
| JP3470281B2 (ja) | 半導体装置の製造方法 | |
| JP4164775B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH0611059B2 (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2921222B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPS63107066A (ja) | ヘテロ接合型バイポ−ラトランジスタ |